SU843272A1

SU843272A1 - Устройство цикловой синхронизации дл цифРОВыХ СиСТЕМ пЕРЕдАчи

Info

Publication number: SU843272A1
Application number: SU792812817A
Authority: SU
Inventors: Владимир Георгиевич Левин; Вадим Витальевич Лысенков; Лендруш Нерсесович Оганян; Борис Николаевич Тихонов
Original assignee: Военная Ордена Ленина Краснознаменнаяакадемия Связи Им. C.M. Буденного
Priority date: 1979-08-10
Filing date: 1979-08-10
Publication date: 1981-06-30

Description

(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ДЛЯ ЦИФРОВЫХ СИСТЕМ ПЕРЕДАЧИ

1

Изобретение относитс к технике передачи информации в цифровых системах св зи и может использоватьс при решении задач синхронизации приемных распределителей в системах передачи дискретной информации .

Известно устройство цикловой синхронизации дл цифровых систем передачи, содержащее п ступеней разделени цифровых сигналов, причем в каждой ступени разделени цифровых сигналов - приемники циклот вого и сверхциклового синхронизма, каждый из которых содержит объединенные по входу блок разделени цифровых сигналов и опознаватель, выход которого соединен с анализатором, выход которого соединен с накопителем, делитель частоты, один из выходов которого соединен с вторым входом блока разделени цифровых сигналов, при этом выход блока разделени цифровых сигналов приемника сверхциклового синхронизма первой ступени разделени цифровых сигналов соединен с входом блока разделени цифровых сигналов циклового синхронизма этой же ступени разделени цифровых сигналов, выход которого соединен с входом блока разделени цифровых сигналов приемника сверхциклового синхронизма второй ступени разделени цифровых сигналов, кроме того, в приемниках циклового синхронизма первой и второй ступени разделени цифровых сигналов выход накопител соединен с входом делител частоты 1.

Однако известное устройство имеет недостаточное быстродействие.

Цель изобретени - повышение быстродействи .

Указанна цель достигаетс тем, что в устройстве цикловой синхронизации дл цифровых систем передачи, содержащем п ступеней разделени цифровых сигналов, причем в каждой ступени разделени цифровых сигналов приемники циклового и 5 сверхциклового синхронизма, каждый из которых содержит объединенные по входу блок разделени цифровых сигналов и опознаватель , выход которого соединен с анализатором , выход которого соединен с накпителем , делитель частоты, один из выходов которого соединен с вторым входом блока разделени цифровых сигналов, при этом выход блока разделени цифровых сигналов приемника сверх,циклового синхронизма первой ступени разделени цифровых сигналов соединен с входом блока разделени цифровых сигналов приемника циклового синхронизма этой же ступени разделени цифровых сигналов, выход которого соединен с входом блока разделени цифровых сигналов приемника сверхциклового синхронизма второй ступени разделени цифровых сигналов, кроме того, в приемниках циклового синхронизма первой и второй ступени разделени цифровых сигналов выход накопител соединен с .входом делител частоты , в приемник циклового синхронизма первой ступени разделени цифровых сигналов введены формирователь сигналов блокировки и блок управлени , входы которого соединены с выходами накопителей приемников циклового и сверхциклового синхронизма, а выход - с входом формировател сигналов блокировки, выход которого подключен к соответствующему входу блока разделени цифровых сигналов, при этом выходы накопителей приемников сверхциклового синхронизма первой и второй ступеней разделени цифровых сигналов соединены с входами соответствующих делителей частоты и с вторыми входами накопителей приемников циклового синхронизма соответствующих ступеней разделени цифровых сигналов, кроме того, Б приемник сверхциклового синхронизма второй ступени разделени цифровых сигналов введен приемник сигнала блокировки , вход которого объединен с входом блока разделени цифровых сигналов прием ника сверхциклового синхронизма второй ступени разделени цифровых сигналов, а выход - с вторым входом накопител приемника сверхциклового синхронизма.

На чертеже представлена структурна электрическа схема предлагаемого устройства .

Устройство содержит ступени 1 и 2 разделени цифровых сигналов, кажда из которых включает приемник 3 сверхциклового и приемник 4 циклового синхронизма, каждый из которых содержит опознаватель 5, анализатор 6, накопитель 7 и делитель 8 частоты. Кроме того, приемник 4 циклового синхронизма ступени 1 содержит блок 9 управлени , формирователь 10 сигналов блокировки, а приемник 3 сверхцикловогр синхронизма ступени 2 содержит приемник 11 сигнала блокировки, а каждый из приемников 3 и 4 первой и второй ступени содержит блоки 12 и 13 разделени цифровых сигнлов .

Устройство работает следующим образом

В устройстве контроль за состо нием синхронизма осуществл етс с помощью опознавателей 5 и анализаторов 6 в каждом при емнике 3 и 4, а процесс восстановлени синхронизма происходит вначале в приемнике 3 сверхциклового синхронизма после заполнени накопител 7 по выходу синхронизма этого приемника 3, а затем в приемнике 4 циклового синхронизма. Это достигаетс тем, что один из выходов накопител 7 по выходу из синхронизма приемника 3 св зан с выходом «сброс накопител 7 приемника 4. Поэтому при нарушении фазы входного цифрового сигнала, последовательно срабатывают приемник 4 сверхциклового синхронизма, а затем приемник 4 циклового синхроизма. Если нарушаетс фаза только цикла, то соответственно срабатывает только приемник по циклам.

Таким образом, в предлагаемом устройстве исключаетс возможность повторного поиска синхронизма, что сокращает среднее врем отсутстви циклового синхронизма в каждой ступени. Кроме того, в предлагаемом устройстве исключаетс возможность размножени сбо циклового синхронизма в низшую ступень разделени цифровых потоков, т. е. осуществление процесса поиска в приемниках 4 циклового синхронизма первой ступени разделени цифровых сигналов не приводит к ложному началу поиска во второй ступени разделени . Это обеспечиваетс тем, что одновременно с началом поиска синхронизма в любом из приемников 3 или 4 первой ступени разделени цифровых сигналов по команде с выходов заполненных накопителей 7 включаетс формирователь 10 сигналов блокировки и сигнал блокировки передаетс во вторую, низшую ступень разделени , где

0 принимаетс приемником 11 сигнала блокировки , блокиру оба приемника низшей ступени через цепи «сброс« соответствующих накопителей. Тем самым сокращаетс общее врем отсутстви циклового синхронизма в рассматриваемой двухступенчатой

5 системе передачи и, следовательно повышаетс быстродействие устройства по сравнению с известным.

При необходимости, предлагаемую схему устройства можно распространить и на цифровую систему передачи с числом ступеней разделени более двух.

Claims

Формула изобретени

Устройство цикловой синхронизайни дл цифровых систем передачи, содержащее п ступеней разделени цифровых сигналов, причем в каждой ступени разделени цифровых сигналов-приемники циклового и сверхциклового синхронизма, каждый из которых

содержит объединенные по входу блок разделени цифровых сигналов и опознаватель, выход которого соединен с анализатором, выход которого соединен с накопителем, делитель частоты, один из выходов которого

соединен с вторым входом блока разделени цифровых сигналов, при этом выход блока разделени цифровых сигналов приемника сверхциклового синхронизма первой ступени разделени цифровых сигналов соединен с входом блока разделени цифровых сигналов приемника циклового синхронизма этой же ступени разделени цифровых сигналов, выход которого соединен с входом блока разделени цифровых сигналов приемника сверхциклового синхронизма второй ступени разделени цифровых сигналов, кроме того, в приемниках циклового синхронизма первой и второй ступени разделени цифровых сигналов выход накопител соединен с входом делител частоты, отличающеес тем, что, с целью повышени быстродействи , в приемник циклового синхронизма первой ступени разделени цифровых сигналов введены формирователь сигналов блокировки и блок управлени , входы которого соединень с выходами накопителей приемников циклового и, сверхциклового синхронизма, а выход - с входом формировател сигналов блокировки, выход которого подключен к соответствующему входу блока разделени цифровых сигналов.

при этом выходы накопителей приемников сверхциклового синхронизма первой и второй ступеней разделени цифровых сигналов соединены с входами соответствующих делителей частоты и с вторыми входами накопителей приемников циклового синхронизма соответствующих ступеней разделени цифровых сигналов, кроме того, вприемник сверхциклового синхронизма второй ступени разделени цифровых сигналов введен приемник сигнала блокировки, вход которого объединен с входом блока разделени цифровых сигналов приемника сверхциклового синхронизма второй ступени разделени цифровых сигналов, а выход - с вторым входом накопител приемника сверхциклового синхронизма .

Источники информации, прин тые во внимание при экспертизе 1. Лопушн н Ю. Г. и др. Аппаратура вторичной цеп И КМ-120, «Электросв зь, 1977, № 12, (прототип).

У

//