SU815904A1 - Устройство параллельно-последователь-НОгО АНАлОгО-цифРОВОгО пРЕОбРАзОВА-Ни C САМОКОНТРОлЕМ - Google Patents

Description

(54) УСТРОЙСТВО ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОГО

АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАНИЯ

С САМОКОНТРОЛЕМ

ды сигнальными входами двухпозиционных переключателей, входы триггера знака соединень с вторым и третьим выходами распределител , нулевой выход триггера - через третий и четвертый переключатели соединен соответственно с m + 1 резистором резистивных матриц, выход первого элемента И подключен ко входу логического блока 2.

Однако известное устройство имеет малые быстродействие и достоверность контрол .

Цель изобретени  - повышение быстродействи  и достоверности контрол .

Указанна  цель достигаетс  тем, что устройство параллельно-последовательного аналого-цифрового преобразовани  с самоконтролем , содержащее две m разр дные резистивные Матрицы R-2R с подключенными к ним двухпозиционными переключател ми, управл ющие входы которых соединены с пр мыми и инверсными выходами регистра, выходы резистивных матриц R-2R соединены с первыми входами первого и второго нуль-органов и входами резистивного делител  из двух резисторов, выход которого соединен с первым входом третьего нуль-органа , выход второй резистивной матрицы R-2R подключен к инвертирующему входу операционного усилител , выход которого соединен с первым входом четвертого нуль-органа, вторые входы нуль-органов подключены к щинё измер емого напр жени , выходы первого , второго и третьего нуль-орггиов через дешифратор соединены с первым входом регистра , второй вход которого через распределитель тактов подключен к выходу генератора импульсов, выход четвертого нульоргана соединен с первым входом элемента ИЛИ, втарой вход которого подключен, к выходу первого нуль-органа, а выход к первому входу первого элемента И, второй вход которого через элемент задержки сое- динен с перрым выходом распределител  и единичным входом триггера, нулевой вход которого соединен с вторым входом регистра , триггер знака, выходы которого подключены к управл ющим входам первого и второго переключателей, сигнальные входы которых соединены с соответствующими выходами источников эталонного напр жени  положительной и отрицательной пол рности , а выходы с сигнальными входами двухпозиционных переключателей, входы триггера знака соединены со вторым и- третьим выходами распределител , нулевой выход триггера - через третий и четвертый переключатели соединен соответственно с m + 1 резистором резистивных матриц R-2R, выход первого элемента И подключен ко входу логического блока, введены четыре дополнительных переключател , два дополнительных элемента И и два дополнительных источника эталонных напр жений, первый из которых соединен с сигнальным вхо дом первого дополнительного переключатеЛЯ , управл ющий вход которого подключен к выходу первого дополнительного элемента И, первый вход которого соединен с единичным выходом триггера знака, вторые входы первого и второго дополнительных

элементов И соединены с единичным выходом триггера, второй дополнительный источник эталонного напр жени  соединен с сигнальным входом второго дополнительного переключател , управл ющий вход которого подключен к выходу второго дополкительного элемента И, первый вход которого соединен с нулевым выходом триггера знака, выходы nepBOijo и второго дополнительных переключателей подключены к ш + 1 резистору второй резистивной матрицы R-2R, сигнальньш вход третьего дополнительного переключател  соединен с источником эталонного напр жени  положительной пол рности , управл ющий вход - с выходом второго дополнительного элемента И, сигналЬный вход четвертого дополнительного переключател . подключен к источнику эталонного напр жени  отрицательной пол рности, управл ющий вход - к выходу первого дополнительного элемента И, в выходы третьего и четвертого дополнительных переключателей соединены с гп + 1 резистором

первой резистивной матрицы R-2R, неинвертирующий вход операционного усилител  подключен к выходам первого и второго переключател .

На чертеже изображена схема предлагаемого устройства.

Схема содержит нуль-органы 1 - 4, дешифратор 5, операционный усилитель 6, двупозиционные переключатели 7-16, элементы И 17-19, первый дополнительный источник 20 эталонного напр жени  (источник

j; удвоенного эталонного напр жений положительной пол рности), источник 21 эталонного напр жени  положительной пол рности, источник 22 эталонного напр жени  отрицательной пол рности, второй дополнительный источник 23 эталонного напр жени  удвоенного эталонного напр жени  отрицательной пол рности), элемент ИЛИ 24, элемент 25 задержки, генератор 26 импульсов , распределитель .27, регистр 28, триггер 29, триггер 30 знака, логический блок 31 резистивный делитель 32, резистивные мат рицы R-2R 33, 34.

Устройство работает следующим образом .

Весь цикл преобразовани  происходит за п тактов, п iip-f п, где Пр - число

0 рабочих тактов; п 1 - контрольный такт. Например, в дес тиразр дном АЦП Пр 5. По (Сигналу. «Установка нул  блок 27 устанавливает регистр 28, триггер 29 в исходное состо ние. При этом на одном из двух входов трех нуль-органов по вл ютс  соответственно напр жени 

и«, , и., Vjtr а. ia

f Ч

чЧй-,

01

Oi.

05

Claims (1)

1. Тактова  частота от генератора 26 начинает поступать на распределитель 27 и с выходов нуль-органов 1-3 начинают посту , Х и X . в соответствии пать сигналы «3 с формулой , J1 при V3T(i-,J)IUkl при l73TU,})Vxl После дешифратора в соответствии с формулами у4 Хг, Уа. + Xj сигналы нуль-органов 1-3 поступают дл  управлени  блоком 28. На первом такте преобразовани  происходит включение двух триггеров старших разр дов . Соответственно происходит включение двух «единичных переключателей и выключение двух «нулевых переключателей старших разр дов. Далее происходит управление этих двух триггеров 28 регистра от дешифратора 5. На выходе двух резистивных матриц R-2R разность эталонных напр жений , вновь делитс  резистивным делителем 32 на четыре равные части и поступает на входы блоков 1-3. В результате за Пр тактов происходит определение всех разр дов АЦП. При самоконтроле на такте устанавливаетс  в единичное состо ние триггер 29 и в случае преобразовани  напр жений отрицательной пол рности к напр жению на первом входе нуль-органа 1 U добавл  етс  напр жение отрицательной пол рности, равное величине младшего разр да UMA.P. В результате к т +1-ому резистору первой резистивной матрицы R-2R подключаетс  выходное напр жение источника 22. На входе блока 3 образуетс  напр жение LJj + 2им(щ в св зи с тем, что вход элемента 14 подсое-, динен к источнику 20, а выход - к m + -оку резистору второй резистивной матрицы R2R . Это напр жение поступает на инвертирующий вход усилител  6. На неинвертирующий (суммирующий) вход усилител -6 поступает напр жение от источника 22 через переключатель 16. На выходе усилител  6 образуетс  напр жение - (U - UMA.p)i Это напр жение поступает на вход нульоргана 4. Если на выходе нуль-органа 1 к 4 - (Ui - UMA.P) или -Ux - - (U-i - , TO на выходе элемента ИЛИ 24 формируетс  импульс неисправности, стробируемый сигналом, с выхода блока 25, который поступает на вход блока 31, где индуцируетс , регистрируетс , используетс  дл  восстановлени  АЦП и т. п. Следующигл циклом преобразовани  триггер 29 устанавливаетс  в нулевое состо ние и процесс; преобразовани  повтор етс  аналогично описанному. Формула изобретени  Устройство параллельно-последовательного аналого-цифрового преобразовани  с самоконтролем, содержащее две m разр дные резистивные матрицы R-2R с подключенными к ним двухпозиционными переключател ми , управл ющие входы которых соединены с пр мыми и инверсными выходами регистра, выходы резистивных матриц R2R соединены с первыми входами первого и второго нуль-органов и входами резистив - ного делител  из двух резисторов, выход которого соединен с первым входом третьего . нуль-органа, выход второй резистивной матрицы R-2R подключен к инвертируюшему входу операционного усилител , выход которого соединен с первым входом четвертого нуль-органа, вторые входы нуль-органов подключены к шине измер емого напр жени . выходы первого, второго и третьего нульорганов через дешифратор соединены с первым входом регистра, второй вход которого через распределитель подключен к выходу генератора импульсов, выход четвертого нуль-органа соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого нуль-органа, а выход к первому входу первого элемента И, второй вход которого через элемент задержки соединен с первым выходом распределител  и единичным входом триггера, нулевой вход которого соединен с вторым входом регистра, триггер знака, выходы которого подключены к управл ющим входам первого и второго переключателей, сигнальные входы которых соединены с соответствующими выходами источников эталонного напр жени  положительной и отрицательной пол р .ности, а выходы с сигнальными входами двухпозиционных переключателей, входы триггера знака соединены с вторым и третьим выходами распределител , нулевой выход триггера - через третий и четвертый переключатели соединен соответственно с m + 1 резистором резистивных матриц R-2R, выход первого элемента И подключен ко входу логического блока, отличающеес  тем, что, с целью повышени  быстродействи  и достоверности контрол , в него введены четыре дополнительных переключател , два дополнительных элемента И и два дополнительных источника эталонных напр жений, первый из которых соединен с сигнальным входом первого дополнительного переключател , управл ющий вход которого подключен к выходу первого дополнительного элемента И, первый вход которого соединен с единичным выходом триггера знака, вторые входы первого и второго дополнительных элементов И соединены с единичным выходом триггера, второй дополнительный источник эталонного напр жени  соединен с сигнальным входом второго дополнительного переключател , управл ющий вход которого подключен к выходу второго дополнительного элемента. И, первый вход которого соединен с нулевым выходом триггера знака, выходы первого и второго дополнительных переключателей подключены к m + 1 резистору второй резистивной матрицы R-2R сигнальный вход третьего дополнительного переключател  соединен с источником эталонного напр жени  положительной пол рности, управл ющий вход - с выходом второго дополнительно-о элемента И, сигнальный вход четвертого дополнительного переключател  подключен к источнику эталонного напр жени  отрицательной пол рности , управл ющий вход - к выходу первого дополнительного элемента И, а выходы третьего и четвертого дополнительных переключателей соединены с m + 1 резистором первой резистивной матрицы R-2R, неинвертирующий вход операционного усилител  подключен к выходам первого и второго переключател . Источники информации, прин тые во внимание при экспертизе 1. Островерхое Н; В. Динамические погрещности аналого-цифровых преобразователей , 1975, с. 144-152. 2 Авторское свидетельство СССР по за вке № 2586068/18-21, кл. Н 03 К 13/17, 1978 (прототип).