SU809169A1 - Арифметическое устройство - Google Patents
Арифметическое устройство Download PDFInfo
- Publication number
- SU809169A1 SU809169A1 SU782609518A SU2609518A SU809169A1 SU 809169 A1 SU809169 A1 SU 809169A1 SU 782609518 A SU782609518 A SU 782609518A SU 2609518 A SU2609518 A SU 2609518A SU 809169 A1 SU809169 A1 SU 809169A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- mantissa
- word
- input
- operand
- order
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО да с меньшим пор дком поступает на сдви,гатель блока выравнивани , сдвигаетс вправо на величину разности пор дков и подаетс в пр мом коде на первый вход сумматора мантисс. Мантисса несдвинутого (большего) операнда поступает на второй вход сумматора мантиссе. В зависимости от знака разности пор дков и кода команды эта мантисса принимаетс в пр мом или дополнительном коде. На сумматоре мантисс формируетс промежуточна мантисса результата, котора может быть либо в пр мом, либо в дополнительном коде. В последнем случае выходы сумматора инвертируютс на выходном преобразователе, вход щем в состав оборудовани сумматора мантисс с учетом единицы Б младшем разр де. Далее результат нормализуетс . Дл этого производитс анализ на наличие пулей в старших левых цифрах и сдвиг влево на величину этих цифр. Сигнал равенства или неравенства пулю цифр поступает со схемы анализа цифр на нуль на вход 4-разр дного шифратора , на котором формируетс код денормализации мантиссы, равный числу старших нулевых шестнадцатиричных цифр. Промежуточна мантисса результата сдвигаетс влево па сдвигателе на величину кода денормализации и запоминаетс на регистре мантиссы результата. Параллельно со сдвигом мантиссы корректируетс пор док. Корректор пор дка представл ет собой 8-разр дный комбинационный сумматор. На первый вход корректора поступает предварительный пор док результата (пор док большего, несдвинутогого операнда), на второй вход (Б младшие четыре его разр да) - код денормализации мантиссы с шифратора, остальные четыре разр да нулевые. Производитс вычитание из предварительного пор дка результата величины денормализации мантиссы, после чего пор док и мантисса результата записываютс в местную пам ть. Принцип последовательного прохождени информации позвол ет совместить во вре мени выполнение различных этапов нескольких команд сложени -вычитани двоичных чисел с плаваюш,ей зап той. Выдел ютс три основных этапа выполнени операции: этап считывани операндов из местной пам ти, выравнивани пор дков и суммировани мантисс, этап нормализации и этап записи в местную пам ть результата операции . Одновременно с выполнением второго этапа первой команды выполн етс первый этап второй ко.манды, одновременно с выполнением третьего этапа первой команды выполн етс вtopoй этап второй команды и первый этап третьей команды. Така организаци системы позвол ет одновременно выполнить три команды сложени и наибо .. лее полно загрузить оборудование. Внедренна в устройстве разр дность всех узлов равна максимальной разр дности чисел с плавающей зап той, т. е. 64. Однако в современных ЭВМ возникла необходимость обрабатывать двоичные числа с плавающей зап той расширенного формата (128-разр дные ) 2. Недостаток устройства зак„тючаетс в ограниченных функциональных возможност х, не позвол ющих обрабатывать числа расщиренного формата. Цель изобретени - расширение функциональных воможностей устройства. Дл достижени поставленной цели в арифметическое устройство, содержащее местную пам ть, счетчик операндов, блок выравнивани , сумматор мантисс, сдвигатель , блок анализа на значимость, шифратор числа старших незначащих разр дов в слове, корректор пор дков, регистр мантиссы результата, причем выход счетчика операндов соединен с адресным входом местной пам ти, выходы местной пам ти соединены со входами блока выравнивани , первый выход местной пам ти соединен также с первым входом корректора пор дков, выходы блока выравнивани соединены со входами сумматора мантисс, выход сумматора мантисс соединен со входом сдвигател и со входом блока анализа на значимость , первый выход блока анализа на значимость соединен со входом шифратора числа старщих незначащих разр дов в слове, выход последнего соединен со вторым входом корректора пор дков и с управл ющим входом сдвигател , выход сдвигател соединен со входом регистра мантиссы результата, выход регистра мантиссы результата и выход корректора пор дков соединены со входом местной пам ти, введен шифратор числа старших незначащих слов, информационный вход которого соединен с выходом счетчика операндов, управл ющий вход соединен со вторым выходом блока анализа на значимость и с управл ющим входом щифратора старщих незначащих разр дов в слове , а выход - со старщими разр да.ми второго входа корректора пор дков. На чертеже приведена схема устройства. Устройство содержит местную пам ть 1, счетчик 2 операндов, блок 3 выравнивани , сумматор 4 мантисс, сдвигатель 5, блок 6 анализа на значимость, щифратор 7 числа старших незначаих разр дов в слове, корректор 8 пор дков, регистр 9 мантиссы результата , шифратор 10 числа старщих незначащих слов. Устройство работает следующим образо.м. При сложении-вычитании двоичных чисел с плавающей зап той и длиной мантиссы , в Краз превышающей разр дность устройства, равную п 16-ричных цифр, каждый операнд хранитс в К чейках местной . ,. пам ти. Пор док операнда находитс в стар.щих восьми разр дах чейки местной пам ти с младшим адресом. В остальных разр дах этой чейки находитс старшее слово мантиссы операнда (п 16-ричных цифр). Старшие восемь разр дов следуюш,их К-1 чеек местной пам ти игнорируютс , а в остальных разр дах каждой из этих чеек находитс одно слово мантиссы операнда. Пусть К 3, а п 8. Обозначим через П1 пор док первого операнда, П2 - пор док второго операнда. Ml -- 1, М2-1, МЗ-1 - три слова мантиссы первого операнда, М2 -1 М2-2, МЗ-2 - три слова мантиссы второго операнда. Под управлением счетчика 2 операндов осуш,ествл етс последовательна выборка слов операндов. Так, при чтении из местной пам ти третьих слов операндов значение выхода счетчика 2 равно 10; при обращенйи ко вторым словам - 01; при чтении старших, первых слов операндов - 00. Работа счетчика 2 при обрашении не к парам операндов, а к словам промежуточных результатов аналогична В блоке выравнивани 3 осушествл етс подготовка операндов к суммированию: вычисл етс разность пор дков РП П1-П2 и мантисса операнда с меньшим пор дком поступает на сдвигатель, вход щий в состав блока выравнивани (на чертеже не указан) дл выравнивани весов операндов. Организуетс сдвиг мантиссы операнда с меньшим пор дком вправо на величину разности пор дков последовательно по словам , начина со старшего, с учетом разр дов вдвинутых в слово из соседнего старшего слова. В зависимости от знака разности пор дков и кода команды на сумматоре 4 мантисс производитс сложение или вычитание мантисс операндов. Сложение или вычитание мантисс производитс начина с младших слов. На первый вход сумматора поступает мантисса операнда после сдвига; на второй вход - мантисса несдвинутого операнда. Вначале происходит суммирование слов и МЗ-2 и формируетс Z МЗ. Затем Z МЗ передаетс в регистр 9 и далее в ВЗУ1. Во врем записи j; МЗ в ВЗУ1 осуш,ествл етс сложение следующих двух слов мантисс операндов в М2-1 и М2-2На первый вход узла 4 поступает мантисса операнда после сдвига, на второй вход - мантисса несдвинутого операнда. Мантиссы М2-1 и суммируютс , на сумматоре 4 мантисс формируетс Z М2. Через регистр 9 мантиссы результата 21 М2 записываетс в местную пам ть 1. Во врем записи М2 в местную.пам ть происходит суммирование Ml - 1 и Ml-2 на сумматоре 4 мантисс и формируетс 2. Ml. После получени на сумматоре 4 мантисс старшего слова промежуточной мантиссы (51М1) по ее знаку можно судить о необходимости преобразовани мантиссы в пр мой код. Если знаковый разр д равен 1, то промежуточна мантисса получена в дополнительном коде и ее необходимо преобразовать в пр мой код. Преобразование начинаетс с младших слов. Считанна из местной пам тиZ МЗ посылаетс на сумматор 4 мантисс, где инвертируетс с учетом единицы дополнительного кода, а затем передаетс в регистр 9 мантиссы результата. Одновременно с этим старшее сло.во промежуточной мантиссы Ml записываетс в местную пам ть. Затем аналогично преобразуетс 5 М2. В это врем преобразованна ZM3 записываетс в местную пам ть. .Аналогично преобразованию S МЗ и М2 преобразуетс 5, Ml. Во врем преобразовани в пр мой код Z Ml преобразованна М2 записываетс в местную пам ть. После преобразовани старшего слова промежуточной мантиссы 51 Ml последнее помешаетс в местную пам ть. Анализ на нормализацию производитс одновременно с формированием или преобразованием слов промежуточной мантиссы МЗ, 2 М2 и 2 Ml. Полученное на сумматоре 4 мантисс третье слово промежуточной мантиссы51МЗ анализируетс на значимость схемой 6. Шиф ратор 7 выставл ет код денормализацииЕМЗ в пределах слова, т. е. внутри Z МЗ (число старших нулевых 16-ричных цифр). Шифратор 10 представл ет собой два триггера. на которые переписываетс значение счетчика 2 операндов. Так, при сложении третьих слов мантисс на шифратор 10 переписываетс значение счетчика операндов 2, равное 10. Таким образом, шифратор 10 определ ет величину денормализации третьего слова промежуточной мантиссы Z МЗ в пределах операнда в предположении, что два старших слова промежуточной мантиссы 2 М2 и ZM1 равны нулю. Если-в процессе формировани суммы или ее преобразовани окажетс , что второе и первое слово промежуточной мантиссы результата равны нулю, то шифраторы 7 и 10 не измен т своего состо ни . Полученный код денормализации равен: 8 (числл нулевых цифр 51 Ml) + 8(число нулевых цифр М2) -f р (число старших нулевых цифр внутри2МЗ). Если полученное на сумматоре 4 мантисс второе еловое промежуточной мантиссы результата Z М2 не равно нулю, то врезультате анализа на шифраторе 7 выставл етс новый код денормализации М2 внутри слова, а на шифратор 10 переписываетс значение счетчика 2 операндов, равное 01. Таким образом определ етс код денормализации промежуточной мантиссы в предположении , что старшее слово2М1 0. Он равен: 8 (число нулевых цифр2:М1) + р (число старших нулевых цифр S.M2). Это . значение кода денормализации сохранитс на шифраторах 7 и 10, если старшее слово промежуточной мантиссы 5Г Ml получаетс
равным нулю. При анализе старшего слова JM1 в случае его неравенства нулю, шифратор 7 выставл ет величину денормализации JM1 внутри слова, а на шифратор 10 переписываетс со счетчика операндов 2 код 00. Это и есть величина денормализации промежуточной мантиссы, полученной в результате сложени двух операндов длиной в три слова.
После анализа промежуточной мантнссы шифратор 7 вырабатывает сигнал величины сдвига дл сдвигател 5. Сдвиг влево промежуточной мантиссы результата на величину денормализации внутри слова производитс следуюшим образом: записанные после суммировани (или преобразовани ) в пр 1мой код слова результата подаютс носледовательно , начина с младших, из местной пам ти на сумматор 4 мантисс, сдвигаютс на сдвигатель 5 с учетом разр дов вдвинутых Б слово из соседнего младшего слова и последовательно записываютс в местную нам ть.
Рассмотрим следующие возможные случаи .
Два старших слова промежуточной мантиссы результата равны нулю, а третье - не равно нулю (SM1 ZM2 0,5. МЗ 0). После сдвига на величину денормализации внутри слова МЗ формируетс от«ормализованное слово мантиссы МЗн. Оно записываетс на место старшего слова Ml - 1, .а в чейки М2-1 и МЗ-1 записываютс нули.
Старшее слово промежуточной мантиссы результата равно нулю (2 Ml О, ZM2 0). Осуществл етс сдвиг двух слов 21М2 на величину денормализации внутри2М2. Полученное после сдвига старшее слово М2п записываетс в чейку Ml - 1 а МЗп - в чейку М2-1, в чейку МЗ-1 ВЗУ1 записываетс ноль.
Старшее еловой Ml промежуточной мантиссы результата не равно нулю. Величина сдвига определ етс по анализу Z Ml, три слова МЗ, ZM2,2. Ml сдвигаютс на эту величину и соответственно записываютс в чейки МЗ-1, М2-1, Ml - 1 местной пам ти.
Формирование пор дка результата производитс следующим образом: на первый вход корректора пор дка, представл ющего собой 8-разр дный комбинационньт сумматор , поступает предварительный пор док (пор док большего операнда). Три младших разр да второго входа корректора 8 соединены с выходом шифратора 7, с которого поступает величина денормализации внутри слова. Два соседних старших разр да второго входа корректора 8 соединены с выходом шифратора 10, на котором могут быть коды 10,01 или 00 - величина денормализации в пределах операнда. Оставшиес два разр да второго корректора входа нулевые. Из предварительного пор дка вычитаетс полный код денормализации , сформированный на втором входе корректора 8 и полученный пор док результата записываетс в местную пам ть.
Введение в устройство шифратора числа старших незначащих слов позвол ет нормализовать многоразр дные промежуточные результаты без дополнительных затрат времени на анализ степени денормализации. Это дает возможность выполн ть в устройстве сложение-вычитание двоичных чисел с плавающей зап той любой точности без увеличени разр дности устройства.
Claims (2)
1.Дроздов Е., Комарницкий В. и П тибратов А. Электронные вычислительные мащины единой системы.М., «Мащиностроение 1976, с. 210 и 241.
2.Патент США № 3551665, кл. G 06 F 7/38, 1970 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782609518A SU809169A1 (ru) | 1978-05-03 | 1978-05-03 | Арифметическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782609518A SU809169A1 (ru) | 1978-05-03 | 1978-05-03 | Арифметическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU809169A1 true SU809169A1 (ru) | 1981-02-28 |
Family
ID=20761936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782609518A SU809169A1 (ru) | 1978-05-03 | 1978-05-03 | Арифметическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU809169A1 (ru) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998006031A1 (en) * | 1996-08-05 | 1998-02-12 | Valery Yakovlevich Gorshtein | Floating point addition methods and apparatus |
US5732007A (en) * | 1995-05-18 | 1998-03-24 | Sun Microsystems, Inc. | Computer methods and apparatus for eliminating leading non-significant digits in floating point computations |
US5808926A (en) * | 1995-06-01 | 1998-09-15 | Sun Microsystems, Inc. | Floating point addition methods and apparatus |
-
1978
- 1978-05-03 SU SU782609518A patent/SU809169A1/ru active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5732007A (en) * | 1995-05-18 | 1998-03-24 | Sun Microsystems, Inc. | Computer methods and apparatus for eliminating leading non-significant digits in floating point computations |
US5808926A (en) * | 1995-06-01 | 1998-09-15 | Sun Microsystems, Inc. | Floating point addition methods and apparatus |
WO1998006031A1 (en) * | 1996-08-05 | 1998-02-12 | Valery Yakovlevich Gorshtein | Floating point addition methods and apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4707800A (en) | Adder/substractor for variable length numbers | |
EP0127988A1 (en) | A normalizing circuit | |
US5276634A (en) | Floating point data processing apparatus which simultaneously effects summation and rounding computations | |
US3193669A (en) | Floating point arithmetic circuit | |
US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
JPH0727456B2 (ja) | 浮動小数点演算装置 | |
GB1531919A (en) | Arithmetic units | |
US4617641A (en) | Operation unit for floating point data having a variable length exponent part | |
US4110831A (en) | Method and means for tracking digit significance in arithmetic operations executed on decimal computers | |
SU809169A1 (ru) | Арифметическое устройство | |
US4866655A (en) | Arithmetic processor and divider using redundant signed digit | |
JPS5948421B2 (ja) | パリティ予測回路 | |
US5524251A (en) | Microcomputer having ALU performing min and max operations | |
US6240540B1 (en) | Cyclic redundancy check in a computer system | |
Kornerup | Correcting the normalization shift of redundant binary representations | |
US5754458A (en) | Trailing bit anticipator | |
JPH0114610B2 (ru) | ||
US5206825A (en) | Arithmetic processor using signed-digit representation of external operands | |
US4719590A (en) | Apparatus and method for performing addition and subtraction | |
US4276608A (en) | Fibonacci p-code parallel adder | |
US5153847A (en) | Arithmetic processor using signed digit representation of internal operands | |
US4159529A (en) | Fibonacci code adder | |
US5544085A (en) | Fast adder chain | |
SU726527A1 (ru) | Устройство дл сравнени чисел | |
SU1411742A1 (ru) | Устройство дл сложени и вычитани чисел с плавающей зап той |