SU807294A1 - Устройство приоритета - Google Patents
Устройство приоритета Download PDFInfo
- Publication number
- SU807294A1 SU807294A1 SU782648472A SU2648472A SU807294A1 SU 807294 A1 SU807294 A1 SU 807294A1 SU 782648472 A SU782648472 A SU 782648472A SU 2648472 A SU2648472 A SU 2648472A SU 807294 A1 SU807294 A1 SU 807294A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- elements
- output
- node
- inputs
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Description
1
Изобретение относитс квычислительной технике и может быть использовано , например в ЭВМ, работакадих в регшьном масштабе времени и обслуживающих за вки, поступающие по каналам св зи.
Известны устройства приоритета, содержащие триггеры и элементы ИЛИ, причем входы триггеров подключены к соответствующим входам устройства , выходы каждого элемента ИЛИ к первым входам последующих элементов ИЛИ 11..
Недостатком известных устройств вл етс низка помехоустойчивость и малое быстродействие.
Наиболее близким по технической сущности к предлагаемому вл етс устройство приоритета, содержащее узлы выбора канала, каждый из которых включает элемент И, выход которого вл етс выходом идентификации устройства, и два элемента И-НЕ причем первый вход первого элемента И-НЕ вл етс входом запроса устройства, а выход соединен с первым входом второго элемента И-НЕ/ второй вход которого соединен с первым входом элемента И и входом узла выбора канала, а выход - со вто
рыми входс1ми элементов И второго элемента И-НЕ и выходом узла выбора канала, вход и выход К-го узла выбора канала соответственно подключены к выходу К-1-ГО и входу К+1-ГО
узлов выбора канала (К 1, М) 2J. Недостаткё1ми устройства вл ютс низкое быстродействие и мала надежность , поскольку опрос каналов осу0 ществл етс последовательно, а каждый узел выбора канала не содержит элемента пам ти.
Целью изобретени вл етс повышение быстродействи и надежности
5 работы устройства.
Поставленна цель достигаетс тем, что в устройство, содержащее М узлов выбора канала, каждый из котоС«х включает эдемент И, первым входом соединенный с выходом первого элемента НЕ, вторым входом - с выходом элемента И-НЕ, выход элемента И вл етс соответствующим выходом идентификации устройства, в каждый узел выбора канала введены триг}гер , второй элемент НЕ и элемент ИЛИ, причем выход элемента И i-го узла выбора канала подключен через второй ;элемент НЕ к первому входу элемента
Claims (2)
- 0 и-НЕ и первому входу элемента ИЛИ того же узла, а третий вход - к единичному выходу триггера того же узла , выход элемента ИЛИ i-го узла выбора канала соединен со входом первого элемента НЕ и вторым входом элемента ИЛИ i+1-го узла, единичный и нулевой входы триггера i-го узла выбора канала вл ютс соответственно i-тнми входами запроса и гашени устройства, а второй вход элемента И-НЕ соединен с управл квдим входом устройства (i 1,М). На чертеже представлена блок-схема устройства. Устройство содержит узлы 1-5 выбо ра канала, включакицие элементы ИЛИ 6-8, элементы И 9-13, первые элементы НЕ 14-17, элементы И-НЕ 18-21, вт рые элементы НЕ 22-25, управл ющий вход 26 устройства, триггеры 27-31, выходы 32-36 идентификации устройства , входы 37-41 гашени устройства и ВХОДЫ 42-46 запросов устройства. В составе уэла 1 не показаны не вл ющиес необходимыми первый элемент НЕ и элeмieнт ИЛИ, а в узле 5 устройства по тем же причинам отсутствуют элементы ИЛИ, И-НЕ и второй элемент НЕ. Устройство работает следующим . На входы 43-45 поступили сигналы запросов. Факт поступлени запроса фиксируетс переключением соответственно триггеров 28-30, с выходов которых сигналы будут подаватьс на третьи входы соответственно элементов И 10-12, Если переключение триг гера произошло в момент обслуживани запроса более приоритетного канала, например канала/ которому соответствует узел 1, то сигнал с выхода элемента И 9 узла 1 через элемент НЕ 1 будет блокировать элемент И 9, через элементы ИЛИ 6 и НЕ 15 .- элемен И-11 и далее через элементы ИЛИ 7, 8 и НЕ 16, 17 - элементы И 12 и 13 остальных узлов. Если происходит обе луживание за вки менее приоритетного канала, то элементы И 9-13 блоки рованы через элементы И-НЕ 18-21, на вхрдах которых присутствуют единичные сигналы, подаваемые по входу 26 и с выходов 32-35. По завеЕинении обслуживани за вки ifa вход 26 выдаетс нулевой сигнал , и на третьи входы элементов . И подаютс единичные сигналы. В этот же момент на выходах этих элементов И по в тс единичные сиг-иалы . Однако сигнал старшего по приtJpHTeTy узла заблокирует через элемент ИЛИ 6 и 7 элементы НЕ 15 и 16 соответственно элементы И 11 и 12. По вление затем единичного сигнала на входе 26 и отсутствие единичного сигнала на выходе элемента НЕ 23 будет устойчиво удерживать сигнгш на выходе 33, пока не будет сброшен триггер 28 сигналом на выходе 38. При сбросе триггера 28 снимаетс с«гнал на выходе 33, а по вление нулевого сигнала на входе26 вызывает по вление нового сигнала на выходе 34 идентификации, который соответствует старшему по приоритету каналу. Таким образом, устройство обеспе:чивает устойчивую блокировку в,сех каналов во врем обслуживани очередного запроса и параллельный выбор старшего по приоритету запроса. Формула изобретени УСТРОЙСТВО приоритета, содержащее М узлов выбора канала, калздый из коTopbix включает элемент И, первым входом соединенный с выходом первого элемента НЕ, вторым входом - с выходом элемента И-НЕ, выход элемента И вл етс соответствующим выходсм идентификации устройства, отличающеес тем, что, с целью повышени быстродействи , в каждый узел выбора канала введены триггер, второй элемент НЕ и элемент ИЛИ, причем выход элемента И 1-го узла выбора канала подключен через второй элемент НЕ к первому входу элемента И-НЕ и первому входу элемента ИЛИ того :Же узла, а третий вход - к единично|му выходу триггера того же узла, вы|ход элемента ИЛИ ;-го уэла выбора канала соединен со входсж первого элемента НЕ и вторым входом элемента ИЛИ +1-го узла, единичный и нулевой входы триггера i-го узла выбора канала вл ютс соответственно i-тыми входами запроса и гашени устройства, а второй вход элемента И-НЕ соединен с управл ющим входом устройства (I 1,М). Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 515111, кл. G 06 F 9/18, 1974.
- 2.Авторское свидетельство СССР № 544967, кл. G 06 F 9/18, 1974 (прототип).45JOлJ7Jif W«/ч, iUJ ./ -25г/МПИЫпмW
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782648472A SU807294A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство приоритета |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782648472A SU807294A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство приоритета |
Publications (1)
Publication Number | Publication Date |
---|---|
SU807294A1 true SU807294A1 (ru) | 1981-02-23 |
Family
ID=20778702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782648472A SU807294A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство приоритета |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU807294A1 (ru) |
-
1978
- 1978-07-24 SU SU782648472A patent/SU807294A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3242467A (en) | Temporary storage register | |
US3601806A (en) | Digital time multiplexed bidirectional communications system | |
US4518960A (en) | Speed independent selector switch employing M-out-of-N codes | |
US4626987A (en) | Method of and circuit arrangement for supplying interrupt request signals | |
SU807294A1 (ru) | Устройство приоритета | |
US3436733A (en) | Supervisory control register buffer | |
US4387446A (en) | Stack control system | |
RU2101760C1 (ru) | Ассоциативный коммутатор | |
SU978150A1 (ru) | Устройство дл управлени прерыванием программ | |
SU1749896A2 (ru) | Многоканальное устройство приоритета дл подключени к общей магистрали | |
SU1508212A2 (ru) | Многоканальное устройство приоритета дл подключени к общей магистрали | |
SU1003070A1 (ru) | Устройство дл выделени экстремальных чисел | |
RU2027219C1 (ru) | Устройство для распределения заданий процессорам | |
SU1198531A1 (ru) | Устройство дл сопр жени абонентов с электронно-вычислительной машиной | |
SU1096643A1 (ru) | Устройство дл приоритетного опроса | |
SU951316A1 (ru) | Устройство диспетчеризации вычислительной системы | |
SU999056A1 (ru) | Устройство дл приоритетного подключени источников информации | |
SU1257651A1 (ru) | Устройство дл сопр жени разнотипных вычислительных машин | |
SU1388867A2 (ru) | Устройство переменного приоритета | |
SU1095165A1 (ru) | Устройство дл опроса абонентов | |
SU940151A1 (ru) | Устройство обмена информацией | |
SU1053097A1 (ru) | Устройство дл сопр жени процессоров | |
SU1453413A1 (ru) | Устройство дл моделировани системы массового обслуживани | |
SU1594537A2 (ru) | Многоканальное устройство приоритета дл подключени к общей магистрали | |
SU809142A1 (ru) | Устройство дл синхронизации обменаМЕжду КОММуНиКАциОННыМ пРОцЕССОРОМи КАНАлАМи СВ зи |