SU805317A1 - Устройство дл контрол сумматора - Google Patents

Устройство дл контрол сумматора Download PDF

Info

Publication number
SU805317A1
SU805317A1 SU782622672A SU2622672A SU805317A1 SU 805317 A1 SU805317 A1 SU 805317A1 SU 782622672 A SU782622672 A SU 782622672A SU 2622672 A SU2622672 A SU 2622672A SU 805317 A1 SU805317 A1 SU 805317A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
adder
inputs
modulo
Prior art date
Application number
SU782622672A
Other languages
English (en)
Inventor
Кима Арцруновна Кучукян
Григорий Хачатурович Каграманов
Эдуард Гарегинович Андреасян
Торос Альбертович Сарян
Эдуард Вартанович Сароян
Original Assignee
Предприятие П/Я А-7390
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7390 filed Critical Предприятие П/Я А-7390
Priority to SU782622672A priority Critical patent/SU805317A1/ru
Application granted granted Critical
Publication of SU805317A1 publication Critical patent/SU805317A1/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СУММАТОРА
1
Изобретение относитс  к вычислительной технике, а именно к устройствам контрол  сумматоров ЦВМ.
Известны устройства дл  контрол  сумматора, в которьах вырабатываютс  и сравниваютс  основные и дополнител ные значени  каждого разр да результата с помощью схем сложени  по модулю два. В этом устройстве разр ды слова-результата выдаютс  параллельно по основным и дополнительным шина и сравниваютс  l .
Недостаток этого устройства - болшое количество контролирующей аппаратуры и, как следствие, низка  на-т дежность.
Наиболее близким техническим решенией к изобретению  вл зтс  устройство дл  контрол  сумматора, содер-, жащее первую схему сложени  по моду лю два, п входов которой соединены с первыми входами устройства, а выход с4:ервым выходом устройства, блок дл образовани  дополнительных сумм, 2п входов и (2п 1)-ый вход которого соединены соответственно со вторьми и третьим входами устройства. В состав устройства вход т также вторые схемы сложени  по модулр два, число которых соответствует числу контролируемых разр дов, т.е. п, причем первые входы этих схем соединены с первыми входами устройства, вторые входы - с соответствующими выходами блока дл  образовани  дополйительных сумм, а выходы - через элемент ИЛИ со вторым выходом устройства. Ка первые входы устройства поступают значени  основных сумм, на вторые входы - входные операнды, а на третьи входы - перенос с предыдущих разр дов . При несовпадении значений основных и дополнительных сумм вырабатываетс  сигнал ошибки 2.
Недостатками устройства  вл ютс  относительна  сложность, определ ема  тем, что производитс  сравнение всех разр дов конечных сумм , и относительно низка  эффективность контрол , так как неисправности в самой схеме контрол , точнее во вторых схемах сложени  по модулю два и в элемент ИЛИ, приведут к потере сигнала ошибки.
Цель изобретени  - упрощение устройства .
Поставленна  цель достигаетс  тем что в устройство дл  контрол  сумматора , содержащее первый блок сложени  по модулю два, элемент ИЛИ, блок
формировани  дополнительных сумм и группу схем сравнени , п входов первого блока сложени  по модулю дьа соединены с выходами суммы контролируемого сумматора, информационные входь блока формировани  дополнительных сумм соединены со входами операндов сумматора вход переноса с предьщущих разр дов сумматора  вл етс  управл ющим входом устройства, выход первого блока сложени  по модулю два  вл етс  первым, выходом устройства, выход элемента ИЛИ  вл етс  вторьвл выходом устройства, выходы-кашдой схемы сравнени  группы соединены с соответствующим входом элемента .ИЛИ, введен второй блок сложени  по модулю два, выход которого соединен с (п+1)-м входом первого блока сложени  по модулю два, каждый нечетный выход блока формировани  дополнительной суммы соединен с liepвым входом соответствующей схемы сравнени , второй вход каждой схемы сравнени  соединен с соответствующим нечетным выходом суммы контролируемого сумматора, выход блока формировани  дополнительных сумм соединен с соответствующим входом второго блока сложени  по модулю два.
На чертеже представлена структурна  схема устройства дл  контрол  сумматора.
В состав устройства вход т блок 1 сложени  по модулю два,„первые п входов которой соединены со входами 2(2.1, 2.2, 2.3,...,2.п) устройства, к которым подключаютс  разр ды основной суммы сумматора (на чертеже не показан ) , схемы 3 (3.1, 3.2, 3.3,..., 3 п/2) сравнени , одни входы которых соединены-с нечетными входами-2.1, 2,3, 2 . 5, .. . , 2(п-1) устройства, другие входы - с нечетными выходами 4.1, 4.3, 4.5, ., . ,4.(п-1) блока 5 формировани  дополнительных сумм а выходы - с входами элемента ИЛИ б. Первые 2п входов блока 5 соединены с входами 7 (7.1, 7.2, 7.3,...,7.2п) а (2п+1)-ый вход - с входом 8 устройства . На входы,7 поступают входные операнды, а на вход 8 - перенос с предыдущих разр дов. В состав устройства входит также второй блок 9 сложени  по модулю два, входы которого, соединены с выходами 4 (4.1, 4.2, 4.3,...,4.п) блока 5, а выход - с (п+1)-ым входом блока 1. Выходы 10 и 11  вл ютс  соответственно первым и вторым выходом устройства.
Устройство работает следующим образом .
Операнды и перенос с предьвдущих разр дов поступают на -блок 5. Нечетны -г разр ды дополнительных сумм на выходах 4.1, 4. 3,. .., 4 (п-1 ) сравнит ваютс  с соответствующими разр дами основных сумм на входах 2.1-, -2.3,... 2. (п-1) при-помощи схеМ 3 сравнени . При неравенстве одной или нескольких пар указанных сумм -вырабатываетс  сигнал ошибки на выходе 11 элемента ИЛИ б. На основе дополнительных сумм (4.1, 4.2...4.П) посредством блока 9 вырабатываетс  контрольный разр д суммы, поступающий на 2 (п-И)-ый вход блока 1, в результате чего обеспечиваетс  контроль по четности основных сумм.
При отсутствии ошибки в разр дах основных и дополнительных сумм на выходах 10 и 11 сигнал ошибки не вырабатываетс , так как одинаковые разр ды основных и дополнительных сумм равны друг другу и четность основных сумм совпадает с четностью дополнительных .
Дл  случа  одиночной неисправности в сумматоре, если .она вызывает одиночную ошибку в разр дах основных cyiviM, то обнаружитс  контролем по четности: вырабатываетс  сигнал ошибки на выходе 10. При этом, если ошибка в нечетном .разр де, сигнал ошибки будет и на выходе 11.
Группова  ошибка длиной в q последовательных разр дов обнаруживаетс  посредством схем 3 сравнени , которые соединены с разр дами основных сумм, содержащих сииибки. При этом сигнал ошибки вырабатываетс  на выходе 11. Если q - нечетное число, Группова  ошибка будет обнаружена также блоком 1, т.е. сигнал возникает на выходе 10. Исключены случаи необнаружени  групповых ошибок длиной q, если даже q - четное число и в сумматоре из-за одиночной неис-. правности ошибочны С и , то ошибочны также С„+ , С, , .. . ,С„.ц,-1 т.е. последовательно все разр ды по всей длине q. Ошибки, вызванное одиночными неисправновст ми в блоке 5, будут обнаружень аналогичным образом.
Устройство дл  контрол  сумматора обеспечивает обнаружение как одиночной , так и групповой ошибки, вызванных одиночной неисправностью сумматора . Предлагаемое устройство значительно проще известных, так как здесь производитс  сравнение лишь половины разр дов контролируемых сумм.

Claims (2)

  1. Формула изобретени 
    .Устройство дл  контрол  сумматора , содержащее первый блок сложени  по модулю два, элемент ИЛИ, блок формировани  дополнительных сумм и группу схем сравнени , п входов первого блока сложени  по модулю два соединены с выходами суммы контролируемого сумматора, информационные входы блока формировани  дополнительных сумм соединены со входами операндов сумматора, вход переноса с дредыдущих разр дов сумматора  вл етс  управл ющим входом устройства, выход первого блока сложени  по модулю два  вл етс  первым выходом устроит ства, выход элемента ИЛИ  вл етс  вторым выходом устройства, выходы кгикдой схемл сравнени  группы соединены с соответствукицим входом элемента ИЛИ, отличающеес  тем что, с целью упрощени  устройства , в него введен второй блок сложени  по модулю дв1а, выход которого соединен с (п+1)-м входом первого блока сложени  по модулю два, каждый нечетный выход блока формировани  дополнительной суммы соединен с первым .входом соответствующей схемы сра нени , второй вход каждой схемы сравнени  соединен с соответствующим нечетньм выходом сумма контролируемого сув«иатора, выход блока формировани  дополнительных сумм соединен с соответствующим входом второго блока сложени  по 1«}дулю два. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР по за вке 2475859/24, кл G 06 Г 11/00, 1978,
  2. 2.Селлерс Ф. Методы обнаружени  ошибок в работе ЭЦВМ. М., Мир, с. 111-113, 155-157, рис. 9.1 (прототип ) .
SU782622672A 1978-06-01 1978-06-01 Устройство дл контрол сумматора SU805317A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782622672A SU805317A1 (ru) 1978-06-01 1978-06-01 Устройство дл контрол сумматора

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782622672A SU805317A1 (ru) 1978-06-01 1978-06-01 Устройство дл контрол сумматора

Publications (1)

Publication Number Publication Date
SU805317A1 true SU805317A1 (ru) 1981-02-15

Family

ID=20767611

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782622672A SU805317A1 (ru) 1978-06-01 1978-06-01 Устройство дл контрол сумматора

Country Status (1)

Country Link
SU (1) SU805317A1 (ru)

Similar Documents

Publication Publication Date Title
EP0158510B1 (en) Error detection and correction in digital communication systems
Patel et al. Concurrent error detection in ALU's by recomputing with shifted operands
JPS6327734B2 (ru)
Avizienis Arithmetic algorithms for error-coded operands
US3925647A (en) Parity predicting and checking logic for carry look-ahead binary adder
US3622984A (en) Error correcting system and method
SU805317A1 (ru) Устройство дл контрол сумматора
EP0723342A2 (en) Error correction apparatus
Hsiao et al. Store address generator with on-line fault-detection capability
JP2603244B2 (ja) 誤り訂正装置
SU1716609A1 (ru) Кодирующее устройство кода Рида-Соломона
EP0339305B1 (en) Parity prediction for binary adders with selection
SU1291975A1 (ru) Устройство дл умножени
SU1478340A1 (ru) Устройство дл контрол р-кодов Фибоначчи
RU2653257C1 (ru) Устройство обнаружения и коррекции ошибки модулярного кода
SU794728A1 (ru) Устройство декодировани сКОРРЕКциЕй ОшибОК
SU739535A1 (ru) Параллельный сумматор с контролем по четности
JP3280470B2 (ja) 誤り訂正回路
SU1177814A1 (ru) Устройство дл контрол умножени чисел по модулю @
SU945958A1 (ru) Генератор рекуррентной последовательности импульсов с самоконтролем
SU1015388A1 (ru) Устройство дл контрол на четность двоичной информации
SU1662009A1 (ru) Устройство дл контрол 2-кода Фибоначчи
SU744557A1 (ru) Сумматор с параллельным переносом
SU1238073A1 (ru) Контролируемый сумматор
SU982099A1 (ru) Запоминающее устройство с контролем цепей коррекции ошибок