SU802962A1

SU802962A1 - Dividing device

Info

Publication number: SU802962A1
Application number: SU782592120A
Authority: SU
Inventors: Борис Григорьевич Лысиков; Борис Вульфович Цесин; Александр Антонович Шостак
Original assignee: Минский радиотехнический институт
Priority date: 1978-02-03
Filing date: 1978-02-03
Publication date: 1981-02-07

Description

,54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, 54) DEVICE FOR FISSION

Изобретение относитс к вычислительной технике и может быть применено при разработке быстродействующих устройств делени , удобных дл изготовлени в составе больших инте гральных схем (БИС). Известно устройство дл делени чисел, формирующее в каждом такте две цифры частного и содержащее регистры делител и частного, суммато узел формировани утроенного делител , шесть схем сравнени , узел формировани цифр частного, цепи од нотактного сдвига на два разр да в сумматоре и регистре частного, блок управлени tl , Врем делени п-раз р дных чисел в этом случае примерно равно .п/а)Л1:,р.Т,.г,.г, где tj.p - врем сравнени чисел ; Х. - врем сложени двух п-разр дных чисел; Cpj - врем однотактного сдвига на два разр да; Сф - врем формировани кратных делител . Основными недостатками известного устройства вл ютс сложность структуры и относитольно низкое быстродей ствие, так как п каждом такте формируютс только две цифры частного, а длительность такта достаточно велика. Известно устройство дл делени , содержащее регистры делимого и делител , сумматор округлени , шифратор цифр частного, n/k k-разр дных умножителей , п-разр дность регистров операндов , 2 i k4n/r, сумматорПроизведений , три вычитател , компаратор остатка , счетчик коррекции частного, при этом перва группа входов шифратора цифр частного соединена с выходами сумматора округлени , вход переноса которого соединен с шиной логической единицы, группа k выходов шифратора цифр частного соединена с входами первой группы j-ro умножител (j 1,. ...,n/k), втора группа входов, которого соединена с j-ой группой k выходов регистра делител , выходы умножателей соединены с входами сумматора произведений, выходы которого соединены с входами вычитаемого вычитател , входы уменьшаемого вычитател соединены с выходом регистра делимого, выходы шифратора цифр частотного соединены с входами счетчика коррекции частного, выхо.цы (k+2) старших разр дов регистров делимого и делител соединены соответственно второй группой входов шифратора частного и входами слагаемого сумматора округлени Г21 .The invention relates to computing and can be applied in the development of high-speed division devices suitable for manufacturing as part of large integrated circuits (LSI). A device for dividing numbers is formed, which forms two quotients of a private in each cycle and contains the divider and quotient registers, the triple divisor forming node, six comparison circuits, the quotient generating unit, a single shift circuit by two bits in the adder and the private register, block controls tl, the division time of n-times random numbers in this case is approximately equal to n / a) H1: p, T, g, g, where tj.p is the time of comparison of numbers; X. is the time of the addition of two n-bit numbers; Cpj is the time of one-digit shift by two bits; Sf is the time of formation of multiple divisors. The main drawbacks of the known device are the complexity of the structure and relatively low speed, since only two quotients of the private are formed at each tick, and the duration of the tick is long enough. A device for dividing is known, containing the registers of the dividend and the divisor, the rounding adder, the digit encoder of the quotient, n / k k-bit multipliers, the n-bit registers of the operands, 2 i k4n / r, the Adder of the Products, three subtractors, the comparator of the remainder, the correction counter private, while the first group of inputs of the encoder of private figures is connected to the outputs of the rounding adder, the transfer input of which is connected to the bus of a logical unit, the group k of the outputs of the encoder of private numbers is connected to the inputs of the first group j-ro multiplier (j 1, ..., n / k), the second ruppa inputs, which is connected to the j-th group of k outputs of the register divider, the outputs of the multipliers are connected to the inputs of the adder products, the outputs of which are connected to the inputs of the subtracted subtractor, the inputs of the decremented subtractor are connected to the output of the register of the dividend, the outputs of the digitizer frequency encoder are connected to the inputs of the correction counter private , vyho.tsy (k + 2) most significant bits of the registers of the dividend and the divider are connected, respectively, by the second group of inputs of the encoder private and the inputs of the term summer G21.

К недостаткам данного устройства относитс больша аппаратурна избыточность при получении многоразр дного частного.The disadvantages of this device are the large hardware redundancy in obtaining multi-bit private.

Целью предлагаемого изобретени вл етс сокращение аппаратурных затрат .The aim of the invention is to reduce hardware costs.

Достигаетс это тем, что устройство дл делени чисел, содержащее п-разр дные регистры делимого и делител , блок управлени , сумматор округлени , шифратор цифр частного, n/k -разр дных умножителей, сумматор произведений, вычитатель, причем перва группа входов шифратора цифр частного соединена с выходами сумматора округлени , вход переноса кото рого соединен с шиной логической единицы , k выходов шифратора цифр частного соединены с входами первой группы j-ro умножител (j l....n/k), втора группа входов каждого из которых соединена с j-ой группой k выходов регистра делител , выходы.умножителей соединены с входами сумматора произведений, выходы которого соединены с входами вычитаемого вычитател , входы уменьшаемого вычитател соединены с выходомрегистра делимого , содержит сумматор частного, причем входы младших разр дов сумматора частного соединены с k выходами шифратора цифр частного, вход управлени сдвигом на k - 1 разр дов сумматора частного соединен с выходом блока управлени , выходы вычитател с k-ro по (п + k)-ый соединены с входами регистра делимого, выходы (k+3) старших разр дов регистров делимого и делител соединены соответственно с второй группой входов шифратора цифр частного и с входами сумматора округлени .This is achieved by the fact that the device for dividing numbers, containing n-bit registers of the dividend and divider, control unit, rounding adder, private digit coder, n / k multiplier multipliers, product adder, subtractor, and the first group of private digit encoder inputs connected to the outputs of the rounding adder, the transfer input of which is connected to the bus of the logical unit, k outputs of the private digit encoder are connected to the inputs of the first j-ro group of the multiplier (j l .... n / k), the second group of inputs of each of which is connected to j-th groups The k outputs of the register of the divider, the outputs of the multipliers are connected to the inputs of the adder of the products, the outputs of which are connected to the inputs of the subtracted subtractor, the inputs of the decremented subtractor are connected to the output of the register of the dividend, contains the adder of the private, and the inputs of the lower bits of the adder of the private are connected to the k outputs of the encoder of the private digit, the shift control input to k - 1 bits of the quotient adder is connected to the output of the control unit; the outputs of the subtractor from k-ro to (n + k) st are connected to the inputs of the dividend register; ASP registers rows dividend and divisor are respectively connected to a second group of inputs of the encoder private numbers and rounding to the inputs of the adder.

На чертеже представлена схема уст .ройства, содержаща п-разр дные регистры 1 и 2, соответственно делимого и делител , сумматор 3 частного с цепью однотактного-сдвига на (k-1) разр дов (цепь сдвига на чертеже не показана), блок 4 управлени , сумматор 5 округлени , шифратор цифр частного б, n/k k-разр дных умножителей 7 дл формировани 2 k-разр дных произведений , суг латор 8 произведений и вычитатель 9. Предполагаетс , что сумматор 5 округлени , шифратор 6, умножители 7, сумматор 8 и вычитатель 9 выполнены в виде комбинационных схем.The drawing shows a device circuit containing p-bit registers 1 and 2, respectively, of a divisible and divisor, adder 3 private with a single-cycle-shift on (k-1) bits (the shift circuit is not shown in the drawing), block 4 control, rounding adder 5, digit coder of private b, n / k k-bit multipliers 7 to form 2 k-bit products, calculator of 8 products and subtractor 9. Rounding adder 5, coder 6, multipliers 7, the adder 8 and the subtractor 9 are made in the form of combinational circuits.

В определенных случа х может оказатьс целесообразным реализаци шифратора 6 цифр частного в виде делител с матричной структурой, состо щего из k(k + 3)-разр дных сумматоров .In certain cases, it may be advisable to implement a 6 digit private encoder in the form of a divider with a matrix structure consisting of k (k + 3) -disk adders.

Устройство работает следующим образом . В исходном досто нии в регистре 1 делимого хранитс пр мой п-разр дный код делимого, в регистре 2 делител - пр мой п-разр дный код делител (здесь предполагаетс , что делимое и делитель положительные двоичные числа с нулевой целой частью). Сумматор 3 частного в исходном состо нии обнулен. В сумматоре 5 округлени производитс прибавление к (k + З) старшим разр дам делител единицы в их младший разр д. Этим самым устран етс возможность получени в шифраторе б цифр частного , в котором производитс деление (k -t- 3) старших разр дов делимого на (k + 3) старших разр да делител , частного с избытком. Можно показать, что абсолютна погрешность (разность между значением частного, получаемым при делении п-разр дных чисел и значением частного, получаег слм при делении усеченных (k + 3)-разр дных чисел) при этом будет заключена в пределах 04 : При этом значении k-разр дного частного, получаемого при делении усеченных чисел, может быть либо равно значению старших k разр дов частного, получаемых при делении п-разр дных чисел, либо меньше его на единицу младшего разр да с весом 2 С-)(в дальнейшем будем говорить соответственно о точном и неточном значени х k-разр дного частного на выходе шифратора б цифр частного). С помощью умножителей 7 и сумматора 8 произведений формируетс произведение п-разр дного делител на и-разр дное частное, а с помощью вычитател 9 формируетс очередной остаток , определ емый как разность между содержимым регистра 1 делимого и содержимым сумматора 8. Таким образом , в каждом такте работы устройства дл делени чисел формируетс остаток и k-разр дное частное. Остаток , полученный на выходе вычитател 9, со сдвигом на (k - 1) разр дов влево (в сторону старших разр дов) записываетс в регистр 1 делимого и служит в следующем такте работы устройства в качестве делимого, k-разр дное частное, полученное на выходе шифратора 6 цифр частного, записываетс в k-младших разр дов сумматора 3 частного, причем его старша цифра вл етс корректирующей дл частного, сформированного к данному такту. Коррекци частного производитс путем прибавлени старшей цифры k-разр дного частного в младший разр д частного, полученный к данному такту. Врем делени п-разр дных чн-The device works as follows. In the initial state in register 1 of the dividend, the direct p-bit code of the dividend is stored, in register 2 of the divisor - the direct n-bit code of the divisor (here it is assumed that the divisible and divisor is positive binary numbers with zero integer part). The adder 3 quotient in the initial state is zero. In the rounding adder 5, the unit divider is added to the (k + 3) older bits of the unit in their younger bit. This thereby eliminates the possibility of obtaining private numbers in the coder b, which divides the (k -t- 3) major bits of the dividend on (k + 3) senior bit divider, quotient with excess. It can be shown that the absolute error (the difference between the value of the quotient obtained by dividing the n-bit numbers and the value of the quotient obtained by dividing the truncated (k + 3) -disk numbers) will then be within 04: At this value The k-bit quotient obtained by dividing truncated numbers can either be equal to the value of the higher k quotients of the quotient obtained by dividing n-bit numbers, or less than it by a unit of the youngest bit with a weight of 2 С -) (further speak accordingly about accurate and inaccurate sign x k-bit private quotient on the output of the encoder 6 digits of the quotient). Using the multipliers 7 and the adder 8 of products, the product of the n-bit divisor is formed by the i-bit quotient, and with the help of the subtractor 9 the next remainder is defined, defined as the difference between the contents of register 1 of the dividend and the contents of adder 8. Thus, in each the operation time of the device for dividing numbers forms a remainder and a k-bit quotient. The remainder obtained at the output of the subtractor 9, shifted by (k - 1) bits to the left (towards the higher bits), is written to the register 1 of the dividend and serves in the next device operation cycle as the dividend, the k-bit private, obtained on The output of the encoder is 6 digits of quotient; it is written into the k-least bits of adder 3 quotient, and its highest digit is corrective for quotient generated by this clock. The correction of the quotient is made by adding the highest digit of the k-bit quotient to the minor quotient of the quotient obtained by this tact. The dividing time of the p-bit

сел в этом случае будет примерно равно х; пvillages in this case will be approximately equal to x; P

Claims

And k-T-f where f is the time of formation of the residue. Rounding the result in this device, in principle, can be organized in exactly the same way as in known devices. The following is an example, explaining the operating principle and structural features of the proposed device for dividing numbers (for definiteness, n and k are chosen to be 9 and 4, respectively). Let X O, 11111111; Y 0,0100000 The value of the quotient z, 10011000 In the proposed device, the computing process, by definition, of the quotient is organized as follows. 1st beat In the register of divisible 1, the value of x is 0.11111111, the value of 0.10100000 is stored in register 2 of the divider; in the adder 3 quotient Z 0.000000000: in the adder 5 rounding, the result is formed and a V-. + 2 0.101000 + 0.000001 0.101001; in the encoder 6-digit quotient, a 4-bit quotient z is generated and 0.111111: 0.10100 1.100; with the help of multipliers 7 and adder 8, the product L y -r 0.10100000 1,1 1.100 0.11110000000 is formed, with the help of subtractor 9 the next remainder is generated With X - Ь 0.11111111-0.11110000000 0.00001111000. The generated remainder C is written into the register 1 divisible with a shift of three bits to the left, and the generated quotient z is written into the adder 3 of the quotient, after which its information is shifted by three bits towards the higher bits. . The 2nd cycle, in register 1 of the dividend X 0,01111000, in register 2, the divisor is at 0.10100000, in the adder 3 are the quotients of the z o, 001100000; and z 0,011110: 0,101001 0,101; b y z, j 0,01100100000; С х - b 0.00010100000. The generated remainder is recorded in register 1 divisible with a shift of three bits to the left, and the generated quotient is written in adder 3 of the quotient, where correction of its contents is possible, after which information is shifted in adder 3 of the quotient by three bits. 3rd beat. X 0.10100000 / y 0.10100000, z 1,100101000; but . 0.101001; z 0.101000: 0.101001 0.111; B at zj 0.10001100000; From X - L 0.00010100000. In sum, 3 are the quotients after the third clock period z 1,100101111, and in register 1, the specified X is 0.01010000. At this point, the division process ends and rounds off the quotient. Finally we get z 1,10011000. In this way, the structural features of the device make it possible to achieve lower hardware costs in comparison with the known device by eliminating two subtractors and a switch. Claim device The division device containing the registers of the dividend and the divider, the control unit, the rounding adder, the digit encoder of the quotient, n / k k-bit multipliers (n-bit operand registers, 2 6 kb p / 2), the adder of products, the subtractor, the first group of inputs of the encoder of private numbers is connected to the outputs of the rounding adder, the transfer input of which is connected to the bus of the logical unit, k outputs of the encoder of private numbers are connected to the inputs of the first group j-ro multiplier, ..., n / k), the second group whose inputs are connected to The j-th group of k outputs of the register of the divider, the outputs of the multipliers are connected to the inputs of the adder of products, the outputs of which are connected to the inputs of the subtracable subtractor, the inputs of the decremented subtractor are connected to the outputs of the register of the dividend, the control inputs of the register of the dividend and the divider are connected to the output of the control unit, characterized by , in order to reduce hardware costs, the device contains a private adder, and the low-order bits of the private adder are connected to the k outputs of the private digit coder, the control input from by moving to (k - 1) the bit of the private adder is connected to the output of the control unit, the outputs of the subtractor from k-ro to (n + k) are connected to the inputs of the dividend register, the outputs (k + 3) of the higher bits of the dividend registers and the divider connected respectively to the second group of inputs of the encoder of private figures and to the inputs of the rounding adder. Sources of information taken into account in the examination 1.Papernov A.A. The logical basis of CVT.-M. : Owls. radio, 1972, p. 242-246.

2. USSR author's certificate for application No. 2546280 / 18-24, cl. G 06 F 7/52, 1977 (prototype).