SU781840A1 - Устройство дл решени дифференциальных уравнений в частных производных - Google Patents
Устройство дл решени дифференциальных уравнений в частных производных Download PDFInfo
- Publication number
- SU781840A1 SU781840A1 SU792749161A SU2749161A SU781840A1 SU 781840 A1 SU781840 A1 SU 781840A1 SU 792749161 A SU792749161 A SU 792749161A SU 2749161 A SU2749161 A SU 2749161A SU 781840 A1 SU781840 A1 SU 781840A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- unit
- block
- memory
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
области. Результат решени отыскиваетс вручную нуль-методом.
Однако это устройство обладает невысоким быстродействием в св зи с необходимостью вручную отыскивать решение нуль-методом, а также невысокой (аналоговой) точностью решени конечно-разностных уравнений.
Цель изобретени - повышение быстродействи и точности решени .
Поставленна цель достигаетс тем, что в устройство дл решени дифферен циальных уравнений в частных производных дополнительно введены аналоговый запоминающий блок, блок ключей, функциональный преобразователь, цифровой вычислительный блок, блок пам ти и блок управлени , причем вход устройства соединен с первыми входами блока пам ти и блока управлени , второй выход аналогового процессора подключен к первому входу блока ключей, первый выход которого соединен со вхойом аналогового запоминающего блока , выход которого подключен ко второму входу аналогового процессора, второй выход блока ключей соединен со вторым входом блока пам ти и первым входом функционального преобразовател , выход которого подключен ко второму-входу блока ключей, первый выход блока пам ти соединен со вторым входом функционального преобразовател , второй выход блока пам ти подключен к первому входу цифрового вычислительного блока и ко второму входу блока управлени , первый выход которого соединен с третьим входом блока пам ти, второй выход блока управлени соединен с третьими входс1ми функционсшьного преобразовател , блока ключей и со вторым входом цифрового вычислительного блока, выход которого подключен к четвертому входу блока пам ти, третий выход которого вл етс выходом устройства, кроме, того , блок управлени содержит дешифратор адреса, дешифратор сзперации, генератор тактовых импульсов, счетчик и регистр, причем выход генератора такtoBfcix импульсов соединен с первьол входом счетчика, выход крторого подключен ко входу дешифратора гщреса, выход которого вл етс перйым выходом блока управлени , второй вход счетчика и вход регистра вл ютс вторлм входом блока управлени , первым входом которого вл етс третий вход счетчика, выход регистра подключен ко входу дешйфрШорй Ь1Ш1сШСйй, йыхой которого вл етс вторьм выходом блока управлени . Цифровой вычислительный блок содержит накапливгиощий сумматор , коммутатор, умножитель, два регистра и дешифратор операции, причем первый вход цифрового вычислительного блока соединен с первыми , входами регистров и дешифратора операций , второй вход которого вл етс
вторым входом цифрового вычислительного блока, выход дешифратора операции подключен ко вторым входам регисров и к первым входам коммутатора, умножител и накапливающего сумматора , выход первого регистра соединен со вторым входом коммутатора, выход которого подключен ко второму входу умножител , выход второго регистра соединен с третьим входом умножител выход которого подключен ко второму входу накапливающего сумматора, выход которого соединен с третьим входом коммутатора и вл етс выходом цифрового вычислительного блока.
На фиг. 1 представлена блок-схема устройства, на фиг. 2 - аналоговый процессор, на фиг. 3 - блок управлени , на фиг. 4 - цифровой вычислителный блок.
Устройство содержит линейный блок 1 Эсодани функций, нелинейный блок 2 задани функции, блок 3 многослойной сеточной области, аналоговый процессор 4, аналоговый запоминающий блок 5, блок б ключей, функциональны преобразователь 7, цифровой вычислительный блок 8, блок 9 пам ти, блок 10 управлени . Входом устройства 11 вл етс первый вход блока 9 пам ти и первый вход блока 10 управлени , а выходом 12 вл етс третий выход блока 9 пам ти. Блок 6 ключей в зависимости от сигналов блока 10 управлени ко лмутирует аналоговые сигналы от функционального преобразовател 7 к аналоговому запоминающему блоку 5 или от аналогового процессора 4 к функциональному преобразователю 7 и блоку 9 пам ти. Ячейки аналогового запоминающего блока 5 выполнены на зап6минакй1их интегральных операционных усилител х.
Функциональный преобразователь 7 состоит из двух анс1ло1гОвых сумматоров , нелинейного аналогового преобразовател , реализующего кусочно-линейную аппроксимацию заданной функции и аналогового умножител , причем первый вход первого сумматора соединен с первым выходом блока 6 ключей, второй вход первого cyNwaTOра соединен с первым выходом блока 9 пам ти, вход нелинейного преобразовател соединен с первым выходом блока 9 ключей, выход первого сумматора соединен с первьвл входом умножител , выход нелинейного преобразовател соединен со входом умножител , выход которого соединен с первым входом второго сумматора, второй вход которого соединен с первым выходом блока б ключей, выход второго сумматора вл етс выходом функциональйого преобразовател 7. Аналоговый процессор 4 содержит резисторы 13 и 14. Входы 15, 16 и 17 процессора 4 подключены к выходам чеек блока 5. Цифровой вычислительный блок 8 (фиг. 4) содержит накапливающий сумматор 18,коммутатор 19, умножитель 20, два регистра 21, 22 и дешифратор 23 операции, причемпервые входы регистров и дешифратора операций соединены со вторым выходом блока 9 пам ти , второй вход дешифратора операций соединен со вторым йыходом блока 10 управлени , выход дешифратора опер ций соединен с первыми входами комм Г татора , умножител , накапливающего сумматора и со вторыми входами регист ров/ второй вход коммутатора соединен с выходом накапливакицего сумматора, выход коммутатора соединен со вторьзм входом умножител , выход которого сое динен со вторым входом накапливак цего сумматора, выход первого регистра сое динен с третьим выходом умножител , выход второго регистра соединен с третьим входом коммутатора, выходом цифрового вычислительного блока вл етс выход накапливающего сумматора. Блок 9 пам ти содержит чейки дл хранени цифровых кодов, аналого-цифровой преобразователь преобразовани информации от аналогового процессора 4 и цифроаналоговый преобразователь дл преобразовани кодов, поступающих к функциональному преобразователю 7. Блок 10 управлени (фиг. 3) включает дешифратор 24 гщреса, дешифратор 25 операции, генератор 26 тактовых им пульсов, счетчик 27 и регистр 28. При чем выход генератора тактовых импульсов соединен с первым входом счетчика , второй вход которого и вход регистра соединены со вторьм выходсж блока 9 пам ти, выход счетчика соединен со входом дешифратора адреса, выход которого соединен с третьим входом блока 9 пам ти, выход регистра соединен со входом дешифратора операции , выход которого соединен с третьи входом блока б ключей, с третьим входом функционального преобразовател 7 и со вторым входом цифрового ВЫЧИСЛИ:тельного блока 8. При решении дифференциальных уравнений в частных производных блок 10 управлени реализует следующие операции: ввод информации в аналоговый про цессор 4, съем информации из аналогового процессора 4 и совместна работа с цифровым вычислительным бло.ком 8. Реализаци этих опе1раций осуществл ет с с помощью подпрограмм, хранимых в блоке 9 пам ти. Дл того, чтобы соста вить в целом програтФлу работы предлаг емого устройства, необходимо составит последовательность выполнени подпрограмм , записать эту последовательность в блок 9 пам ти и перед началом работы в счетчике управлени установить начальный адрес программы. При этом возбуждаетс шина дешифратора адреса, соответствук ца начальному ад ресу программы и из блока 9 пам ти Б счетчик записываетс начальный адрес массива кодов чисел Э;, , д , а в регистр- сод, который соответствует номеру начальной чейки аналогового запоминающего блока 5. В резульDU1 W ланиишпсиищег/и jJlUKa :j, о pnyyjli гате считываютс коды чисел 9° , тате RJ4 и поступают в функциональный преобразователь 7, который воспроизводит напр жение 4, последнее через блок 6 ключей, управл емых от. дешифратора операций, записываетс в чейку блока 5, номер которой был записан и регистре блока управлени . С приходом следующего тактового импульса содержимое счетчика увеличиваетс на единицу и вьвиеопИсанные операции повтор ютс , в результате которых из блока 9 пам ти считываетс код числа 0f4 и напр жение, воспроизводимое блоком 7, через блок б записываетс в следующую чейку аналогового запоминшощего блока 5 и т.д. до тех пор, пока из блока 9 пам ти не будет считан весь указанный в программе массив чисел. Дл съема информации в счетчике 19 устанавливаетс начальный адрес чейки блока 9 па /1 ти, начина с которой в блоке 9 пам ти записываетс массив информации из аналогового процессора. Управление ключами в блоке 6 ключей осуществл етс от дешифратора операций по коду , записанного в регистре блока управлени . В дальнейшем с приходом каждого тактового импульса из аналогового процессора 4 в блок 9 Пс1м ти записываетс одно из значений решение до тех пор, пока не будет сн т из процессора 4 весь указанный в програкиче массив чисел. При совместной работе с цифровым вычислительным блоком 8 блок 10 управлени с псичощью счетчийа и дешифратора адреса выбирает из блока 9 пам ти операнды, необходимые дл работы цифрового блока 8. Работу устройства рассмотрим на примере решени нелинейного уравнени теплопроводности ( в)|% Не вна конечно-разностна 1 уравнени имеет вид er-«i «r(9rYC-i ;): ( -2,2N(2) Дл моделировани системы 2 уравнений аналоговый процессор 4 собираетс по схеАЮ (фиг. 2). Входы 15, 16 . и 17 аналогового процессора 4 соединены с выходами чеек аналогового запс хганаихцего блока 5. Соотношение ве- . личин резисторов 13 14, найденное из сравнени разностного уравнени 2 с уравнением потенциалов, дл схемы (фиг. 2) должно равн тьс &ДЗ 41. - (Г ) Нц Дх: где рг,7 - численное значение сопротивлений 13, Кц - численное значение сопротив лений 14. Из формулы (3), выбира сопротивле ни R,-ij посто нными, получаем закон изменени сопротивлений V 4t-r/-(L . (За) Моделирование нелинейных сопротивлений R,. осуществл етс путем измене ни по определенному закону напр жений , записываемых в чейки аналогового запоминающего блока 5, выходы кото рых соединены со входами линейных сопротивлений 14, а именно -ftlLH 14 М .a/eritet -e,-), (41 -Rvbi; где и -напр жение, записанное в . чейку аналогового запоминающего блока, выход которо соединен со входом сопротив лени 14, включенного в 1-и узел аналогового процессора -численное значение линейных сопротивлений 14, замен ющие нелинейные сопротивлени R|4 . Напр жение U;, определ емое формулой (4), получено из урайнени равенства токов, протекающих по нелинейному сопротивлению включенного одним концом в i-й узел аналогового процессора 4 (фиг. 2), а на второй конец по даетс напр жение и по линейному сопротивлению R, включенного также одним концом в i-й узел аналогового процессора 4 (фиг. 2), а на второй конец подаетс напр жение U т.е. из уравнени ,. &11 - UI 9i -QI 1-Ме (ои югиолепие определ етс формулой (3) , а напр жение - напр жение i-ro узла ансшогового процессора 4 (фиг. 2). Таким образом, из посто нных резис торов 13 и 14 собираетс аналоговый процессор 4 (фиг. 2). Функциональный преобразователь 7 настраиваетс на ре ализацию зависимости (4). В блок 9 па м ти записываютс программа работы устройства, начальные и граничные услови (Gf, ,1 ,2. . .N+1), а также коды , численно равные значени м Яц-6.Л/(й - .. ) по числу отыскиваемых их. ,2. . .N) . Осущестнеизвестных вл етс пуск устройства. Блок 10 управлени подает импульсы считывани в блок 9 пам ти, в котором считываютс коды чисел 9-J,R и посту пают в функциональный преобразователь 7, который воспроизводит напр жение, последнее через блок б ключей записываетс в чейку аналогового запоминающего блока 5, выход которого соединенс резистором 14, включенным в i-й узел аналогового процессора 4. Далее в блоке пам ти считываетс код числа ®U , и повтор ютс вышеописанные операции . После считывани кода числи блок 10 управлени подает импульс на считывание кода числа 9f и начинаетс новый цикл уравновешивани . По завершению определенного количества циклов уравновешивани в узлах аналогового процессора 4 устанавливаютс напр жени , соответствующие решению конечно-разностной системы 2. Полученное аналоговое решение &|(i 1,2,.,.N) через блок 6 ключей записываетс в блок 9 пам ти. Далее цифровой вычислительный блок 8 вычисл ет нев зки .). i 1,2...М(6) осуществл ет их масштабирование rPi4. i 1 , 2 , . . . N , (7) где MI -- масштабный коэффициент. Величины записываютс в чейки блока 9 пам ти. Аналогично тому, как выше описано решение системы 2 на первом временном слое, осуществл етс решение системы , .(9;.) (81 Решение системы }Я, Д 0-( (i 1 , 2 , . . . N) через блок ключей записываетс в блок 9 пам ти и цифровой вычислительный блок 8 демасштабирует решение ) и определ ет новое решение . Дальнейшие вычислени производ тс по схеме с использованием формул, аналогичных 6-9. На т-й итерации вычисл ютс величины Л; «КтЕ: 4tfl где })(Y( масштаб m-й итерации. Решаетс система уравнени Stm-4m- ) ( ®6м тВычисл етс (m+l)-e приближение решени , 9-/ xs.Q. -«-вМ 5 iCm4-il vm iw 2/ Поправки Л 9 в узлах аналогового процессора 4 по вл ютс в св зи с тем, что в чейки блока 9. пам ти записываютс нев зки Ь,гП увеличенные масштабом Н С увеличением числа итераций m масштабы и возрастают и поправки й9;уп уменьшаютс по абсолютной величине. Вычислени прекращаютс в том случае, когда нев зки g-j обращаютс в машинныв нули цифрового вычислительного блока 8, При этом пра
вые части (.ул уравнени (11) и поправки бб;, также равны нулю. Вычислени могут быть прекращены ранее при выполнении услови
...
где С5 - допустима погрешность решени . На этом заканчиваетс нахождение решени (с цифровой точностью) системы 2 на первом временном слое. Полученное решение хранитс в блоке 9 пам ти.
Цифровой вычислительный блок 8 работает следующим образом.
При вычислении нев зок (6) осуществл етс нахождение с помощью полиноминального приближени нелинейной функции 3(9;,) по формуле а(6)В(,+В,...+В„в-, (13)
где коэффициенты Bjj , В , . . . В, предварительно вычисл ютс и записываютс перед началом работы в блок 9 пам ти. Значени 9 поступают из блока 9 пам ти к умножителю, который последовательно вычисл ет коды чисел Э,®, последние через коммутатор и накапливающий сумматор с выхода записываютс в блок 9 пам ти (накапливающий сумматор при каждой записи предварительно обнул етс ). Затем умножитель последовательно определ ет числа Bj9, , 626 , . .. Bj Э , которые последовательно складываютс на накапливающем сумматоре . После нахождени нелинейной функции а (Bi.) с помощью умножител и накапливающего сумматора определ етс нев зки (6) и их масштабирование. Нахождение новых решений (12) осуществл етс с помощью накапливающего сумматора 18, Работой блоков управл ет дешифратор 23 операций, на вход которого поступают коды программы вычислени нев зок (б), их масштабирование (7) и нахождение новых решений (12. со второго выхода блока 9 пам ти. Дешифратор 23 операции функционирует при наличии разрешающего сигнала на входе, поступающего от блока 10 управлени . Нахождение решени на втором и последующих временных сло х осуществл етс аналогично нахождению решени на первом временном слое. В качестве исходной информации использует с решение, полученное на первом и последующих временных сло х.
Блоки 1,2 и 3 (фиг. 1) используютс так же, как и в известном устройстве дл нахождени решений линейных и нелинейных уравнений по вным разностным схемам, а также позвол ют вручную находить решение нелинейных уравнений по не вным схемам.
Решение других уравнений параболического , гиперболического и смешанного типов осуществл етс аналогично решению нелинейного уравнени теплопроводности ,
Предлагаемое устройство, сохран вычислительные возможности известного
устройства, благодар наличию новых элементов и между ними, обладает более высоким быстродействием и более высокой цифровой точностью.
Claims (3)
1.Устройство дл решени дифференцисшьных уравнений в частных производных , содержащее линейный блок задани функций, выход которого подключен к первому входу блока многослойной сеточной области, нелинейный блок задани функций, выход которого соединен со вторым входом блока многослойной сеточной области, выход которого подключен к первому входу аналогового процессора, первый выход которого соединен с третьим входом блока многослоной сеточной области, отличающеес тем, что, с целью повышени быстродействи и точности решени , в устройство дополнительно введены аналоговый запоминающий блок, блок ключей, функциональный преобразователь , цифровой вычислительный блок, блок пам ти и блок управлени , причем вход устройства соединен с первыми входами блока пам ти и блока правлени , второй выход аналогового процессора подключен к первому ВХОДУ блока ключей, первый выход которого соединен со входом аналогового запоминающего блока, выход которого подключен ко второму входу аналогового процессора, второй выход блока ключей соединен со вторым входом блока пам ти и первым входом функционального преобразовател , выход которого подключен ко второму входу блока ключей, первый выход блока пам ти соединен со вторым входом функционального преобразовател , второй выход блока пам ти подключен к первому лходу цифрового вычислительного блока и ко второму входу блока управлени , первый выход которого соединен
с третьим входом блока пам ти,второй выход блока управлени соединен с третьими входами функционального преобразовател , блока ключей и со вторым входом цифрового вычислительного блока, выход которого подключен к четвертому входу блока пам ти, третий выход которого вл етс выходом устрой .ства.
2.Устройство по п. 1, отличающеес тем, что блок управлени содержит дешифратор адреса , дешифратор операции, генератор тактовых импульсов, счетчик и регистр, причем выход генератора тактовых импульсов соединен с первым входом счетчика, выход которого подключен ко входу дешифратора адреса, выход которого вл етс первым выходом блока управлени , второй вход счетчика и вход регистра вл ютс вторым входом блока
управлени , первым входом которого вл етс третий вход счетчика, выход регистра подключен ко входу дешифратора операции, выход которого вл етс вторым выходом блока управлени .
3. Устройство по .п. 1, о т л и чающеес тем, что цифровой вычислительный блок содержит накапливающий сумматор, ко «4утатор, умножигель , два регистра и дешифратор операции , причем первый вход цифрового вычислительного блока соединен с первыми входгши регистров и дешифратора опе1; щии, второй вход которого вл етс вторым входом цифрового вычислительного блока, выход дешифратора операции подключен ко вторым входам регистров и к первым входам коммутатора , умножител и накапливеиощёго сумматора , выход первого регистра соединен со вторым входом коммутатора, выход которого подключен ко второму входу умножител , выход второго регистра соединен с третьим входом умножител , выход которого подключен ко 5 второму входу накапливающего сумматора , выход которого соединен с третьим входом коючутатора и вл етс выходом цифрового вычислительного блока.
Источники информации, прин тые во внимание при экспертизе
1.Авторское свидетельство СССР 363992, кл. G 06 G 7/44, 1973,
2.Дзнбалов Ю.И., Жеребетьев Н.Ф., Лукь нов А.Т., Гуленбаев М.Б. Разра5 бртка и применение статических электроинтеграторов . Проблемы электроники и вычислительной техники, К., Наукова думка, 1976, с. 208 (прототип).
IS
П
13
Фиг.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792749161A SU781840A1 (ru) | 1979-02-13 | 1979-02-13 | Устройство дл решени дифференциальных уравнений в частных производных |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792749161A SU781840A1 (ru) | 1979-02-13 | 1979-02-13 | Устройство дл решени дифференциальных уравнений в частных производных |
Publications (1)
Publication Number | Publication Date |
---|---|
SU781840A1 true SU781840A1 (ru) | 1980-11-23 |
Family
ID=20820568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792749161A SU781840A1 (ru) | 1979-02-13 | 1979-02-13 | Устройство дл решени дифференциальных уравнений в частных производных |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU781840A1 (ru) |
-
1979
- 1979-02-13 SU SU792749161A patent/SU781840A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Sankarayya et al. | Algorithms for low power and high speed FIR filter realization using differential coefficients | |
US3412240A (en) | Linear interpolater | |
Miekkala et al. | Sets of convergence and stability regions | |
US4319130A (en) | Device for the automated digital transcription and processing of quantities and units | |
US4497035A (en) | Method of generating time delay | |
US4404545A (en) | Analog-to-digital converter of the dual slope type | |
SU781840A1 (ru) | Устройство дл решени дифференциальных уравнений в частных производных | |
US3678258A (en) | Digitally controlled electronic function generator utilizing a breakpoint interpolation technique | |
US4061906A (en) | Computer for numeric calculation of a plurality of functionally interrelated data units | |
US3586839A (en) | Interpolative function generator having a pair of digital-to-analog converters connected in summing relation | |
WO2004114199A1 (en) | Hypbrid computation apparatus, systems, and methods | |
Sale | The calculation of e to many significant digits | |
US3039688A (en) | Digital incremental computer | |
US20240161792A1 (en) | Compensation for conductance drift in analog memory | |
US3317718A (en) | Computer | |
US4323978A (en) | Arithmetic element based on the DDA principle | |
JP2960594B2 (ja) | ディジタル信号プロセッサ | |
SU720513A1 (ru) | Аналоговое запоминающее устройство | |
JP3105577B2 (ja) | 分割積型乗算装置 | |
SU942034A1 (ru) | Цифровой функциональный преобразователь | |
US4023016A (en) | Signal characterizing apparatus | |
SU1472926A1 (ru) | Узловой элемент сеточной модели | |
SU894592A1 (ru) | Цифровой частотомер | |
SU864305A1 (ru) | Устройство дл моделировани быстропротекающего случайного процесса | |
SU1092529A1 (ru) | Устройство дл воспроизведени колоколообразных функций |