Claims (2)
30 адреса, регистр .базового адреса. дешифратор, регистр считывани , ре гистр записи, блок местного управле ни и регистр числа, причем первые и вторые входы накопителей соединены соответственно с первым входом формировател адресных токов записи и выходом регистра адреса и с вы ходами первого коммутатора,третьи и четвертые входы накопителей подключены соответственно к выходам дешифратора и к выходам второго ком мутатора, вход первого коммутатора соединен с выходом формировател свдресных токов записи, второй вход которого подключен к п тым входам накопителей, первому выходу блока управлени и первому входу формировател разр дных токов записи, второй вход которого соединен с выходом регистра числа, а выход - со входом второго коммутатора, выходы накопителей подключены ко входу регистра числа, первый вход блока управлени соединен с первым выходо блока местного управлени , а второй выход г со входом регистра адреса и первым входом регистра базового адреса, выход которого подключен ко входу дешифратора, введены третий коммутатор и блок переключени режимов , первый, второй и третий выходы которого соединены соответственно со вторым, третьим и четвер тыми выходами блока местного управлени , а первый, второй и третий выходы блока переключени режимов подключены соответственно ко второму , третьему и четвертому входам блока управлени , первый и второй входы третьего коммутатора сое динены соответственно с третьим и четвертым входами блока управлени третий и четвертый входы - соответственно с выходом регистра считы вани и с выходом регистра записи, выход третьего коммутатора подключен ко второму входу регистра базо вого адреса. При этом блок переключени режи целесообразно выполнить содержащим триггер, генератор импульсов, четы ре элемента И, элемент НЕ и два элемента ИЛИ, причем выход генератора импульсов соединен со счетным входом триггера, нулевой и единичн выходы которого подключены соответ ственнЬ к первым входам первого и второго элементов И, первый вход третьего элемента И, первый вход четвертого элемента И, вторые входы первого и второго элементов и вход элемента НЕ соединены соответственно с первым, вторым и тре тьим .входами блока переключени режимов.. выход элемента НЕ подключен ко вторым -входам третьего и четвертого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ выходы второго и четвертого элементов И, подключены соответственно к первому и второму входам второго элемента ИЛИ, выходы генератора импульсов, первого и второго элементов ИЛИ соединены соответственно с первым, вторым и третьим выходами; блока переключени режимов. Третий коммутатор целесообразно выполнить содержащим .п тый и шестой элементы И и третий элемент ИЛИ, причем выходы п того, шестого эле- . ментов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого соединен с выходом третьего коммутатора , первый и второй входы п того элeмeнta И подключены соответственно к первому и третьему входам, а первый и второй входы шестого элемента И - ко второму и четвертому входам третьего ком 4утатора. На чертеже изображена принципиальна схема предложенного устройства . Устройство содержит накопители 1, блок 2 управлени , формирователь 3 адресных токов, формирователь 4 разр дных токов записи, первый 5и второй б коммутаторы,регистр 7 адреса, регистр 8 базового адреса, дешифратор 9, регистр 10 считывани , регистр 11 записи, блок 12 переключени режимов, блок 13 местного управлени , третий коммутатор 14 и регистр 15 числа. Перйые и вторые входы накопителей соединены соответственно с первым входом формировател 3 адресных токов записи и выходом регистра 7 адреса и с выходами первого коммутатора 5. Третьи и четвертые входы накопителей 1 - 1, подключены соответственно к выходам дешифратора 9 и к выходам второго коглмутатора б. Вход первого коммутатора 5 соединен с выходом формировател 3 адресных токов записи, второй вход которого подключен к п тым входам накопителей , 1.- 1, первому выходу блока 2 управлени и первому входу формировател 4 разр дных токов записи, второй вход которого соединен с выходом регистра 15 числа, а выход - со входом второго коммутатора б. Выходы накопиЗУ , подключены ко входу телей регистра 15 числа. Первый вход блока 2 управлени соедине-н с первым выходом блока 13 местного управлени , а второй выход - со входом .регистра 7 адреса и первыми входами регистра 8 базового адреса, выход которого подключен ко входу де ,шифратора 9. Первый, второй и третий входы Ьлока 12 .переключени режимов соединены соотв-ётственно со вторым третьим и четвертым выходами блока 13 местного управлени . Первый, второй и третий выходы- блока 12 переключени режимов подключены соответственно ко второму, тр.етьему и четвертому входам блока 2 управлени . Первый и второй входы третьего коммутатора 14 соединены соответственно с третьим и четвертым входами блока управлени , трет ми и четвертки входы - соответственно с выходом регистра,10 считывани и с выходом регистра 11 записи. Выход третьего коммутатора 14 подключен ко второму входу регистра базового адреса 8. Блок 12 переключени режимов содержит триггер 16, генератор импульсов 17, первый 18 и второй 19 элементы И, элементы НЕ 20, первый 21 и второй 22 элементы ИЛИ, третий 23 и четвертый 24 элементы И. Выход генератора 17 импульсов соединен со счетным входом триггера 16, нулевой и единичный выходы которого подключе ны соответственно к первым входс1м первого 18 и второго 19 элементов и. Первый вход третьего элемента И 23, первый вход четвертого элемента И 24 вторые входы первого 18 и второго 19 элементов И и выход элемента НЕ 20 соединены соответственно с первым, вторым и третьим выходами блока 12 переключени режимов. Выход элемента НЕ подключен ко вторым входам третьего 23 и четвертого 24 элементов И. Выходы первого 18 и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ 21. Выходы второго 19 и четвертого 24 элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ 22. Выходы генератора импульсов 17, первого 21 и второго 22 элементов ИЛИ соединены соответственно с первым, вторым и третьим выходами блока переключени режимов 12. Коммутатор 14 содержит п тый 25 и шестой 26 элементы И и третий 27 элемент ИЛИ. Выхо ,ды п того 25 и шестого 26 элементов И подключены соответственно к . первому и второму входам третьего эл мента ИЛИ 27, выход которого соедине с выходом третьего коммутатора 14. Первый и второй входы п того элемента И 25 подключены соответственно к первому и третьему входам, а первый и второй входы шестого элемента И 26 ко второму и четвертому входам треть го коммутатора 14. Устройство работает следующим обр зом. Если блоком 13 местного управлени установлен режим перезаписи, то с ег второго выхода поступает потенциал разрешени в блок переключени режим на вторые входы первого 18 и второго 19 элементов И и на вход элемента НЕ 20, с выхода которого поступает потенциал запрещени на вторые входы третьего 23 и четвертого 24 элементов И. Под воздействием импульсов, посту пающих с выхода генератора 17 импуль сов.на счетный вход триггепа 16, последний попеременно измен ет саов состо ние. Иэмен ющ)-:зс сссто 1и счетного триггера 16 поступают на первые входы открытых элементов И 18 и 19. В результате в соо-.ветствии с состо нием триггера 16 через элементы ИЛИ 21 и 22 на четвертый и третий входы блока 2 управлени поступают потенциалы, определ ющие режим работы запоминающего устройства , т.е. режим считывани или записи . Эти же потенциалы поступают на первый и второй входы третьего коммутатора 14. Таким образом, осуществл етс автоматическое переключение режима работы запоминающего устройства. Потенциал, определ ющий режим считывани , поступает с выхода элемента ИЛИ 21 на первый вход п того элемента И 25, а потенциал, определ юющий режим записи, поступает с выхода элемента ИЛИ 22 на первый вход второго элемента И 26. Таким образом , в зависимости от режима работы открываетс элемент И 25 или элемент И 26. В результате через элемент ИЛИ 27 на второй вход регистра базового адреса 8 поступает код одного из накопителей 1 - 1., установленный заранее на регистре 10 считывани и регистре 11 записи, и происходит поочередна выборка того из накопителей 1,,, из которого необходимо считать информацию, того из накопителей 1 - 1, в который эту информацию надо записать. Считанна из выбранного накопител 1, информаци поступает на регистр 15 числа. После автоматического переключени с режима считывани на режим записи и выборки накрпител 1 - 1,, в который необходимо записать считанную информацию , по сигналам, поступающим со второго выхода блока 2 управлени в соответствии с кодом числа, хран щимс в регистре 15 чиспа, сбрасывают формирователи разр дных токов записи 4, выходы которых соединены через разр дный коммутатор 6 с четвер-тыми входами того из накопителей 1у - (,, в котором необходимо записать информацию, и происходит запись этого числа в выбранный накопитель. Текущий адрес накопителей 1к.вырабатываетс автоматически в регистре базового адреса 8 по сигналам, поступающим на его вход со второго выхода блока управлени . При этом регистр 7 блока работает в хзчетном режиме. Если в блоке 13 местного управлени установлен режим Считывание или Запись, то с его второго или третьего выходов соответственно поступает потенциал, определ ющий режим , на первые в5{оды третьего и четвертого элементов И 23 и 24, а с четвертого выхода блока 13 местного управлени поступает потенциал запре щени на вторые входы первого и второго элементов И 18 и 19 и через элемент НЕ 20 - потенциал раэрешени на вторые входы третьего и четве того элементов И 23 и 24. В результа на втором и третьем выходах блока 12 переключени режимов образуютс потенциалы , определ ющие режим работы в соответствии с установленным в блоке 13 местного управлени . Технико-экономическое преимущество предложенного устройства заключаетс в том, что оно обеспечивает автоматическое переключение режимов работы устройства совместно с коммутацией базового адреса и установку массива записи, что позвол ет с большой скоростью и достоверностью перезаписывать информацию из одного накопител в другой и, в результате, повысить быстродействие запоминающего устройства со считыванием без разрушени информации . Применение предложенного устройства дл отладки программ в цифровых вычислительных системах управлени позвол ет сократить врем отладочных работ, : Формула изобретени 1. Запоминающее устройство со счи тыванием без разрушени информации, содержащее накопители, блок управлени , формирователь адресных токов записи, формирователь разр дных токов записи, два коммутатора, регистр адреса, регистр базового адреса, дешифратор , регистр считывани , регист записи, блок местного управлени и регистр числа, причем первые и вторые входы накопителей соединены соответственно с первым входом формировател адресных токов записи и выходом регистра адреса и с выходами первого коммутатора, третьи и четвер тые входы накопителей подключены . соответственно к выходам дешифраторо и к выходам второго коммутатора, вхо первогоКоммутатора соединен с вы . ходом формировател адресных токов записи, первому выходу блока управле ни и первому входу формировател ра р дньи; токов записи, второй вход которога соединен с выходом регистра числа, а выход - со входом второго ко1умутатора, выходы накопителей подключены ко входу регистра числэ, первый вход блока управлени соединен с первым выходом блока местного управлени , а второй выход - со вхо дом регистра адреса и первым входом рюгист.ра базового адреса, выход кото рого подключен ко входу дешифратора отличающеес .тем, что, с целью повышени быстродействи устройства , оно содержит третий коммутатор и блок переключени режимов, первый, второй и третий входы которого соединены , соответственно, со вторым, третьим и четвертым выходами блока местного управлени ,а первый,второй и третий выходы блока переключени режимов подключены соответственно ко второму, трютьему и четвертому входам блока управлени , первый и второй входы третьего коммутатора соединены соответственно с третьим и четвертым входами блока управлени , третий и четвертый входы - соответственно с вы- . ходом регистра считывани и с выходом регистра записи, ВЕКОД третьего коммутатора подключен ко второму входу регистра базового адреса. 2.Устройство по п.1,о т л и ч а ю- . щ е е с тем,что блок переключени рех;.1ов содержит триггер,генератор импульсов , четыре элемента И,элемент НЕ и два элемента ИЛИ,причем выход генератора импульсов соединен со счетным входом триггера,нулевой и единичные выходы которого подключены соответственно к первым входам первого и второго элементов И, первый вход третьего элемента И, первый вход четвертого элемента И, вторые входы первого и второго элементов И и вход элемента НЕ соединены соответственно с первым, со вторым и с третьим входами блока переключени режимов, выход элемента НЕ подключен ко вторым входам третьего и четвертого элементов И, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами первого элемента ИЛИ, выходы второго и четвертого элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выходы генератора импульсов, первого и второго элементов ИЛИ соединены соответ ственно с первым, вторым и третьим выходами блока переключени режимов. 3. Устройство по ПП.1 и 2,0 т л Йчающеес тем, что третий коммутатор содержит п тый и шестой эле- менты И и третий элемент ИЛИ, причем выходы п того и шестого элементов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, выход которого соединен с выходом третьего коммутатора, первый и второй входы п того элемента И подключены соответственно к первому и третьему входам, а первый и второй входы шестого элемента И - ко второму и четвертому входам третьего коммутатора . Источники информации, прин тые во вним.ание при экспертизе 1. Климов И.И , и др. Полупосто нное заполн ющее устройство на тороидальных магнитных сердечниках с30 addresses, the base address register. a decoder, a read register, a write register, a local control unit and a number register, the first and second drives of the drives are connected respectively to the first input of the address writing current generator and the output of the address register and to the outputs of the first switch, the third and fourth drives of the drives are connected respectively to the outputs of the decoder and to the outputs of the second switch, the input of the first switch is connected to the output of the write current generator, the second input of which is connected to the fifth drive inputs, the first the output of the control unit and the first input of the generator of write discharge currents, the second input of which is connected to the output of the number register, and the output to the input of the second switch, the drive outputs are connected to the input of the number register, the first input of the control unit is connected to the first output of the local control unit, and the second output g with the input of the address register and the first input of the register of the base address, the output of which is connected to the input of the decoder, a third switch and a mode switching unit are introduced, the first, second and third outputs of which are connected Inns with the second, third, and fourth outputs of the local control unit, respectively; and the first, second, and third outputs of the mode switching unit are connected to the second, third, and fourth inputs of the control unit, respectively; the first and second inputs of the third switch are connected to the third and fourth inputs, respectively. control unit, the third and fourth inputs, respectively, with the output of the register of vani readings and with the output of the register of records, the output of the third switch is connected to the second input of the register of the base address. In this case, it is advisable to perform a mode switching unit containing a trigger, a pulse generator, four AND elements, an NOT element and two OR elements, and the output of the pulse generator is connected to the counting trigger input, the zero and single outputs of which are connected respectively to the first inputs of the first and second elements And, the first input of the third element is And, the first input of the fourth element is And, the second inputs of the first and second elements and the input of the element are NOT connected respectively to the first, second and third inputs of the switching unit .. the output of the element is NOT connected to the second inputs of the third and fourth elements AND, the outputs of the first and third elements AND are connected respectively to the first and second inputs of the first element OR the outputs of the second and fourth elements AND, are connected respectively to the first and second inputs of the second element OR, the outputs of the pulse generator, the first and second elements OR are connected respectively with the first, second and third outputs; block switching modes. It is expedient to carry out the third switchboard containing the fifth and sixth elements AND and the third element OR, with the outputs of the fifth, sixth element. And are connected respectively to the first and second inputs of the third element OR, the output of which is connected to the output of the third switch, the first and second inputs of the fifth AND element are connected respectively to the first and third inputs, and the first and second inputs of the sixth element I to the second and fourth the entrances of the third commator. The drawing shows a schematic diagram of the proposed device. The device contains accumulators 1, control unit 2, driver of address currents 3, driver of 4 write write currents, first 5 and second switches, register 7 of address, register 8 of base address, decoder 9, register of read 10, register of write 11, switch 12 modes, local control unit 13, the third switch 14 and the register 15 numbers. The first and second drive inputs are connected respectively to the first input of the driver 3 address write currents and the output of address register 7 and the outputs of the first switch 5. The third and fourth inputs of drives 1 - 1 are connected respectively to the outputs of the decoder 9 and the outputs of the second co-switch b. The input of the first switch 5 is connected to the output of the imager 3 address write currents, the second input of which is connected to the fifth drive inputs, 1.- 1, the first output of control unit 2 and the first input of the imager 4 discharge write currents, the second input of which is connected to the register output 15 numbers, and the output - with the input of the second switch b. The accumulator outputs are connected to the input of the register's telephones of the 15th number. The first input of control unit 2 is connected to the first output of local control unit 13, and the second output is connected to the input of register 7 of the address and the first inputs of register 8 of the base address, the output of which is connected to input de, encoder 9. The first, second and third inputs Switch 12. Switch modes are connected respectively with the second third and fourth outputs of the local control unit 13. The first, second and third outputs of the mode switching unit 12 are connected respectively to the second, third and fourth inputs of the control unit 2. The first and second inputs of the third switch 14 are connected respectively to the third and fourth inputs of the control unit, the third and fourth inputs are connected respectively to the register output, 10 readings and the output of the record register 11. The output of the third switch 14 is connected to the second input of the base address register 8. The mode switching unit 12 includes a trigger 16, a pulse generator 17, the first 18 and the second 19 elements AND, the elements NOT 20, the first 21 and the second 22 elements OR, the third 23 and the fourth 24 elements I. The output of the generator 17 pulses is connected to the counting input of the trigger 16, the zero and single outputs of which are connected respectively to the first inputs of the first 18 and second 19 elements and. The first input of the third element And 23, the first input of the fourth element And 24, the second inputs of the first 18 and second 19 elements And the output of the element 20 are connected respectively to the first, second and third outputs of the mode switching unit 12. The output element is NOT connected to the second inputs of the third 23 and fourth 24 elements I. The outputs of the first 18 and third elements And are connected respectively to the first and second inputs of the first element OR 21. The outputs of the second 19 and fourth 24 elements And are connected respectively to the first and second inputs of the second the OR 22 element. The outputs of the pulse generator 17, the first 21 and the second 22 elements OR are connected respectively to the first, second and third outputs of the mode switching unit 12. The switch 14 contains the fifth 25 and sixth 26 And elements and the third 27 el OR cop. Out, dn p 25 and sixth 26 elements And are connected respectively to. the first and second inputs of the third element OR 27, the output of which is connected to the output of the third switch 14. The first and second inputs of the element And 25 are connected respectively to the first and third inputs, and the first and second inputs of the sixth element And 26 to the second and fourth inputs the third switch 14. The device operates as follows. If the local control unit is set to overwrite mode, then the second potential output enters the resolution unit in the switching unit to the second inputs of the first 18 and second 19 I elements and to the input of the HE element 20, from the output of which the inhibit potential flows to the second inputs of the third 23 and of the fourth 24 elements I. Under the influence of the pulses coming from the output of the generator 17 of the pulse on the counting input of the trigger 16, the latter alternately changes the Saa state. Iemenyusch) -: ss ssto 1 and counting trigger 16 are received at the first inputs of open elements And 18 and 19. As a result, in accordance with the state of trigger 16 through the elements OR 21 and 22, the fourth and third inputs of the control unit 2 receive the potentials that determine the mode of operation of the storage device, i.e. read or write mode. The same potentials are fed to the first and second inputs of the third switch 14. Thus, the automatic switching of the operation mode of the memory device is carried out. The potential determining the read mode comes from the output of the element OR 21 to the first input of the fifth element AND 25, and the potential determining the recording mode comes from the output of the element OR 22 to the first input of the second element And 26. Thus, depending on of the operation mode, the AND 25 element or the AND 26 element is opened. As a result, the OR input to the second input of the base address register 8 receives the code of one of the drives 1 - 1. set in advance on the read register 10 and the write register 11, and the sample is alternated save up Lei 1 ,,, from which it is necessary to read information, from that of drives 1 - 1, into which this information should be recorded. Read from the selected accumulator 1, the information goes to the register on the 15th. After automatically switching from the read mode to the write mode and sampling the pickup 1 - 1, into which the read information is to be written, the signals from the second output of the control unit 2 in accordance with the number code stored in the chip register 15 are reset to There are 4 write current currents, the outputs of which are connected via bit switch 6 with the fourth inputs of that of drives 1y - (, in which you need to record information, and this number is written to the selected drive. The current address is of the accumulators 1.k. is generated automatically in the base address register 8 by signals received at its input from the second output of the control unit. In this case, the register 7 of the unit operates in the cheating mode. If the local control unit is set to Read or Write, then from its second or The third output, respectively, receives the potential determining the mode, the first 5 (the odes of the third and fourth elements are And 23 and 24), and the fourth output of the local control unit 13 receives the interdiction potential at the second inputs of the first and second elec The elements 18 and 19 and through the element NOT 20 are the resolution potential of the second inputs of the third and fourth elements And 23 and 24. As a result, the second and third outputs of the mode switching unit 12 form potentials that determine the operating mode in accordance with the 13 local government. The technical advantage of the proposed device is that it provides automatic switching of device operation modes together with switching of the base address and setting the recording array, which allows to rewrite information from one drive to another with high speed and accuracy and, as a result, to increase speed storage device with reading without destroying information. The use of the proposed device for debugging programs in digital computing control systems makes it possible to shorten debugging work,: Claim 1. A storage device with reading without destroying information, containing drives, a control unit, a shaper of write write currents, a shaper of write discharge currents, two the switch, the address register, the base address register, the decoder, the read register, the write register, the local control block and the number register, the first and second inputs accumulate The firs are connected respectively with the first input of the address writing current mapper and the output of the address register and with the outputs of the first switch, the third and fourth drives of the drives are connected. respectively to the outputs of the decoder and to the outputs of the second switch, the input of the first switch is connected to you. by the shaper of the address write current driver, the first output of the control unit and the first input of the shaper of the drive unit; Record currents, the second input is connected to the output of the number register, and the output is connected to the input of the second commutator, the drive outputs are connected to the register number input, the first input of the control unit is connected to the first output of the local control unit, and the second output is connected to the address register input and The first input of the base address of the base address, the output of which is connected to the input of the decoder, is different. In order to increase the speed of the device, it contains the third switch and the mode switching unit, the first, second and third inputs to The first is connected to the second, third and fourth outputs of the local control unit, respectively, and the first, second and third outputs of the mode switching unit are connected to the second, third and fourth inputs of the control unit, the first and second inputs of the third switch are connected respectively to the third and fourth the inputs of the control unit, the third and fourth inputs - respectively with you-. By the progress of the read register and with the output of the write register, the VEKOD of the third switch is connected to the second input of the register of the base address. 2. The device according to claim 1, about tl and h and y-. Now that the switching unit rex; .1ov contains a trigger, a pulse generator, four elements AND, the element NOT and two elements OR, the output of the pulse generator is connected to the counting trigger input, zero and single outputs of which are connected respectively to the first inputs the first and second elements And, the first input of the third element And, the first input of the fourth element And, the second inputs of the first and second elements AND and the input of the element are NOT connected respectively to the first, second and third inputs of the mode switching unit, the output element ENTA is NOT connected to the second inputs of the third and fourth elements AND, the outputs of the first and third elements AND are connected respectively to the first and second inputs of the first element OR, the outputs of the second and fourth elements AND are connected respectively to the first and second inputs of the second element OR, the outputs of the pulse generator, the first and second elements OR are connected respectively with the first, second and third outputs of the mode switching unit. 3. The device according to PP.1 and 2.0 tl. It is characterized by the fact that the third switchboard contains the fifth and sixth elements AND and the third element OR, and the outputs of the fifth and sixth elements AND are connected respectively to the first and second inputs of the third element OR, the output of which is connected to the output of the third switch, the first and second inputs of the fifth element AND are connected respectively to the first and third inputs, and the first and second inputs of the sixth And element to the second and fourth inputs of the third switch. Sources of information taken into account during the examination 1. I. Klimov, et al. A half-fill filling device on toroidal magnetic cores with
диаметральными отверсти ми, - Вопросы радиоэлектроники,сер.ЭВТ,1970, Bbm.S6, с. 143-161.diametrically openings, - Problems of radio electronics, ser.EVT, 1970, Bbm.S6, p. 143-161.
2. Авторское свидетельство СССР по за вке 2610769,кл. 2 G 11 С 17/ог 1978 (прототип).2. USSR author's certificate in application No. 2610769, cl. 2 G 11 C 17 / Og 1978 (prototype).