SU773723A1

SU773723A1 - Storage

Info

Publication number: SU773723A1
Application number: SU792720915A
Authority: SU
Inventors: Анатолий Иванович Савельев; Александр Дмитриевич Жучков; Владислав Иванович Косов; Леонид Иванович Косов
Original assignee: Предприятие П/Я Г-4677
Priority date: 1979-02-01
Filing date: 1979-02-01
Publication date: 1980-10-23

Description

1one

Изобретение относитс к запоминающим устройствам.This invention relates to memory devices.

Известно запоминающее устройстве содержащее генератор, выход которого соединен с первичной обмоткой трансформатора, вторична обмотка которого одним концом через диод подключена к базе транзистора, а другим концом к эмиттеру транзистора , между базой и эмиттером которого включен резистор 1 ,A memory device containing a generator is known, the output of which is connected to the primary winding of a transformer, the secondary winding of which is connected through one diode to the transistor base and the other end to the emitter of the transistor, the resistor 1 being connected between the base and the emitter,

Недостатке этого устройства вл етс ненадежность его работы в услови х интенсивных помех, действующих по цеци питани .The disadvantage of this device is the unreliability of its operation under the conditions of intense interference acting on the power supply.

Наиболее близким по технической сущности к предлагаемому вл етс запоминающее устройство, содержащее накопитель, формирователи разр дных токов, дешифратор адреса, формирователи адресных токов, регистр числа и усилители воспроизведени , причем эыходы дешифратора гщреса подключены ко входам формирователей адресных токов, выходы усилителей воспроизведени соединены со входами регистра числа, выходы которого подключены ко входам формирователей разр дных токов, выходы ко .торых и выходы формирователей адресных токов.соединены с соответствующими входами накопите.г1Я 2.The closest in technical essence to the present invention is a memory device containing a drive, shapers of discharge currents, an address decoder, shapers of address currents, a number register and playback amplifiers, with the descriptor gsr output connected to the inputs of the shapers of current currents, the outputs of the playback amplifiers are connected to the inputs the register of the number, the outputs of which are connected to the inputs of the drivers of discharge currents, the outputs of the second and the outputs of the drivers of the address currents. are connected to the corresponding inputs accumulate g1Y 2.

Недостатке) этого устройства вл етс невозможность полного подавлени квазидетерминированных синфазных и дифференциальных, а также случайных помех, что снижает надежность устройства.The disadvantage of this device is the impossibility of complete suppression of quasi-deterministic in-phase and differential, as well as random noise, which reduces the reliability of the device.

Цель изобретени - повышение надежности устройства за счет увеличени его помехозащищенности.The purpose of the invention is to increase the reliability of the device by increasing its noise immunity.

Поставленна цель достигаетс тем, что устройство содержит элементы задержки две группы элементов ИЛИ, генератор импульсов, эталонный запоминающий элемент и коррел торы , причем входы элементов Задержки подключены к выходам дешифратора адреса, а выходы - коThe goal is achieved by the fact that the device contains two elements of the delay elements OR, a pulse generator, a reference storage element and correlators, with the inputs of the Delay elements connected to the outputs of the address decoder, and the outputs

входам элементов ИЛИ первой группы, входы элементов ИЛИ второй группы соединены с выходами элементов первой группы, а выходы - со входом генератора импульсов, выход которого подключен ко входу эталонного запоминающего элемента, одни входы коррел торов подключены к выходу эталонного запоминающего элемента,the inputs of the elements OR of the first group, the inputs of the elements OR of the second group are connected to the outputs of the elements of the first group, and the outputs to the input of the pulse generator, the output of which is connected to the input of the reference memory element, one of the correlator inputs are connected to the output of the reference memory element,

30 другие входы - к выходам накопите , а выходы - ко входам усилитеей воспроизведени .30 other inputs to the outputs accumulate, and outputs to the inputs of the playback amplifiers.

На чертеже изображена блок-схема стройства.The drawing shows a block diagram of the device.

Устройство содержит накопитель i; ормирователи разр дных токов 2, формирователи адресных токов 3, регистр числа 4, дешифратор адреса 5, элементы 6 задержки первую 7,1 и вторую 7.2 группы элементов ИЛИ, генератор импульсов 8, эталонный запоминающий элемент 9, коррел тоы 10 и усилители воспроизведени 11.The device contains a drive i; Discharge current equalizers 2, address current drivers 3, number 4 register, address decoder 5, delay elements 6 7.1 and second 7.2 groups of OR elements, pulse generator 8, reference storage element 9, correlators 10 and playback amplifiers 11.

Выходы дешифратора адреса 5 подлючены ко входам формирователей адресных токов 3. Выходы усилителей воспроизведени 11 соединены со входами регистра числа 4 , выходы которого подключены ко входам формирователей разр дных токов 2. Выходы формирователей разр дных токов 2 и формирователей адресных токов 3 соединены с соответствующими входами накопител 1. Входы элементов 6 задержки подключены к выходам дешифратора адреса 5, а выходы - ко входам элементов ИЛИ первой группы 7.1. Входы элементов ИЛИ второй группы 7.2 соединены с выходами элементов ИЛИ первой группы 7.1, а выходы - со входом генератора импульсов 8, выход которого подключен ко входу эталонного запоминающего элемента 9. Одни входы коррел торов 10 соединены с выходом эталонного запоминающего элемента 9, другие входы - с выходами накопител 1, а выходы со входами усилителей воспроизведени 11.The outputs of the address decoder 5 are connected to the inputs of address current drivers 3. The outputs of playback amplifiers 11 are connected to the inputs of the number 4 register, the outputs of which are connected to the inputs of the discharge current drivers 2. The outputs of the discharge current drivers 2 and the address current drivers 3 are connected to the corresponding inputs of the accumulator 1. The inputs of the delay elements 6 are connected to the outputs of the address decoder 5, and the outputs to the inputs of the elements OR of the first group 7.1. The inputs of the elements OR of the second group 7.2 are connected to the outputs of the elements OR of the first group 7.1, and the outputs to the input of the pulse generator 8, the output of which is connected to the input of the reference storage element 9. Some inputs of the correlators 10 are connected to the output of the reference storage element 9, the other inputs with the outputs of drive 1, and the outputs with inputs of playback amplifiers 11.

Устройство работает следуклциМ образом.The device works in the following way.

При счить1вании числа по сигналу с дешифратора адреса 5 срабатывает соответствукадий формирователь адресных токов 3 и сигналы чтени вместе с помехами поступают по разр дно-считывающим лини м на выход накопител 1. Причем сигналы чтени , соответствующие коду числа, из-за задержки в разр дно-считывающих лини х накопител 1 по вл ютс на выходе накопител 1 в разное врем относительно момента времени считывани в зависимости от адреса числа. По тому же сигналу с дешифратора адреса 5 запускаетс соответствующий элемент 6 задержки, задержка сигнала в которой равна задержке сигн}илрв чтени по этому адресу в накопителе 1. Сигнал с элемента задержки 6 поступает на вход элементов ИЛН 7.1. С выхода элемента ИЛИ 7.2 сигнал поступает на вход генератора импульсов 8 и запускает его. Сигнал считывани с генератора импульсов 8 подаетс на эталонный запоминающий элемент 9, с выхода которого эталонный сигнал подаетс на входы коррел торов 10, на другие входы которых в это же врем поступают сигналы чтени с выходов накопител 1. С выходов коррел торов 10 сигналы о воспроизведении поступают поразр дно на соответствующие усилители воспроизведени 11 и после усилени подаютс на входы регистра числа 4.When counting the number by the signal from the address decoder 5, the corresponding shaper of the address current generator 3 is triggered and the read signals, along with the noise, arrive at the bit-reading lines at the output of drive 1. And the read signals corresponding to the number code are due to a delay in the bit. The reading lines of accumulator 1 appear at the output of accumulator 1 at different times relative to the instant of reading, depending on the address of the number. On the same signal from the address decoder 5, the corresponding delay element 6 is triggered, the signal delay in which is equal to the signal delay} or read at that address in drive 1. The signal from delay element 6 is fed to the input of LRI elements 7.1. From the output of the element OR 7.2, the signal enters the input of the pulse generator 8 and starts it. The read signal from the pulse generator 8 is fed to the reference storage element 9, from which output the reference signal is fed to the inputs of the correlators 10, to the other inputs of which at the same time read signals from the outputs of the accumulator 1. From the outputs of the correlators 10, the playback signals are received bitwise to the corresponding reproduction amplifiers 11 and after amplification are fed to the inputs of the register 4.

ИнФомарционна надежность и помехозащищенность в предлагаемом запоминающем устройстве повышена, во-первых, за счет организации коррелировани сигналов чтени , смешанных с помехами, с эталонным сигналом , лишенньви помех,так как эталонный элемент 9 не св зан с накопителем 1 ни по разр дным, ни по адресным лини м, а во-вторых, за счет того, что сигналы приход т на входы коррел торов 10 в одно и то же врем , независимо от адреса числа (задержка этих сигналов относительно Друг друга в случае необходимости дл коррел ции может быть введена путем изменени параметров элементов б задержки).Элементы 6 задержки обеспечивают синхронное поступление сигнала чтени , смешанного с псмехой, и эталонного сигнала или обеспечивают наперед заданное смещение (посто нное) вне зависимости от изменени адреса числа.Informative reliability and noise immunity in the proposed storage device is enhanced, firstly, by organizing the correlation of read signals mixed with interference with the reference signal, without interference, since the reference element 9 is not connected to accumulator 1 either by bit or by address lines, and secondly, due to the fact that the signals arrive at the inputs of the correlators 10 at the same time, regardless of the number address (the delay of these signals relative to each other, if necessary, can be entered for correlation Changing the parameters of the b delay elements. Delay elements 6 provide a synchronous input of the read signal mixed with the sensor and the reference signal or provide a predetermined offset (constant) regardless of the change in the number address address.

Технико-экономическое преимущество предложенного устройства заключаетс в том, что воспроизведение считанной из накопител информации близко к оптимальному вследствие применени эталонного запоминающего элемента и коррел торов, за . счет чего.улучшена помехозащищенность , т.е. повышена надежность устройства.The technical advantage of the proposed device is that the reproduction of the information read from the storage device is close to optimal due to the use of the reference storage element and the correlators for. the expense of which. improved noise immunity, i.e. increased reliability of the device.

Claims

1. Authors certificate of the USSR 443479, cl. G 11 C 7/00, 1972.

2. Storage of information from cybernetic devices. Ed.

.L. P. Krayzmera, M., Soviet Radio, 1969, 306 (prototype).

one ..

I

J

I I

ten

II

eleven

//

ten