SU767751A1 - Преобразователь параллельного кода в последовательный - Google Patents

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении преобразователей последовательности параллельных кодов в последовательный код. ⁵

Известен преобразователь параллельного кода в последовательный, содержащий сдвиговый регистр, выходной элемент И, входные элементы И и блок управления [1}.

Недостатки этого преобразователя состоят в низкой достоверности результатов преобразования, связанной с отсутствием блоков контроля, и невозможности преоб- ₁₅ разования последовательности входных чисел.

Наиболее близким к изобретению по технической сущности и схемному построению является f преобразователь парал— лельного кода в последовательный, содержащий h -разрядный регистр сдвига, где и - число разрядов выходного кода, выходной элемент И, первый вход кото— . рого соединен с выходом старшего разряда и -разрядного регистра сдвига, блок контроля, триггер неисправности, входы которого соединены с выходами блока контроля, а выход триггера неисправности связан со вторым входом выходного элемента И [2 ].

Недостаток этого преобразователя заключается в относительно низкой надежности преобразования.

Цель изобретения - увеличение надежности преобразования.

Для этого преобразователь параллельного кода в последовательный, содержащий И -разрядный регистр сдвига, где ft -число разрядов выходного кода, выходной элемент И, первый вход которого соединен с 'выходом старшего разряда И -разрядного регистра сдвига, блок контроля, триггер неисправности, входы которого соединены с выходами блока контроля, а единичный выход триггера неисправности связан со вторым входом выходного элемента И, дополнительно содержит группу входных элементов И, первый и второй элементы И синхронизации, первый и второй элементы задержки, первый, второй и третий элементы И управления, первый, второй и третий триггеры управления, целитель частоты, вход которого соединен с выходами первого и второго элементов И синхронизации и с тактовым входом h -разрядного регистра сдвига, Ш информационных входов которого соединены с соответствующими выходами группы входных элементов И, где m число разрядов входного кода, вход (tn+1)го разряда fl -разрядного регистра сдвига подключен к входу предустановки преобразователя. Выход делителя частоты через первый элемент задержки соединен с первым входом первого элемента И управления, выход которого связан с управляющим входом блока контроля, информационные входы которого соединены соответственно с m старшими разрядами hразрядного регистра сдвига, выход переполнения которого подключен к входу первого триггера управления. Единичный 25 й нулевой выходы первого триггера управления соединены соответственно с пер-, выми входами второго и третьего элементов И управления, выходами связанных соответственно со входами второго и го разряда регистра 1 сдвига - к входу предустановки преобразователя. Выходы последних разрядов регистра 1 сдвига соединены со входами блока 5 контроля, 5 выходы которого связаны со входами триггера 6 неисправности, выходом подключенного ко входу выходного элемента ' ; И 3 и ко второму входу первого элемента И 7 синхронизации, выход которого 10 через делитель 8 частоты, первый элемент 9 задержки и первый элемент И 10 управления соединен с управляющим входом блока 5 контроля. Выход переполнения старшего разряда регистра 1 сдвига связан с триггером 11 управления, выход которого подключен ко второму входу элемента И 10 управления и через второй 12 и третий 13 элементы И управления, вторые входы которого

2о соединены между собой и с выходом второго элемента 14 задержки, связан с вторым 15 и третьим. 16 триггерами управления, выходы которых подключены ко входам элементов И 7 и 17 синхронизации. Выход элемента 9 дополнительно связан через триггер 16с управляющим входом группы входных элементов И 2.

Преобразователь работает следующим | 30 . образом.

третьего управляющих триггеров, выходы которых соответственно соединены с первыми входами второго и первого элементов И синхронизации, вторые входы которых связаны с тактовыми входами преобразователя. Третий вход второго элемента И синхронизации Соединен с выходом триггера неисправности, вход синхронизации преобразователя - с тактовым входом группы входных элементов И и через второй элемент задержки сб вторыми входами второго и третьего элементов И управления. Единичный выход первого триггера управления соединен с вторым входом первого элемента И управления, выход первого элемента задержки с нулевым входом третьего триггера управления, нулевой выход которого подключен к управляющему входу группы входных элементов И.

На чертеже изображена блок-схема предлагаемого преобразователя параллельного кода в последовательный.

Преобразователь содержит Н -разрядный регистр 1 сдвига, группу входных элементов И 2, выходной элемент И 3. Выходы группы входных элементов И . ’ подключены ко входам первых >п разрядов регистра 1 сдвига, вход следующеПеред началом работы проводится обнуление всех элементов памяти и запись единицы в (ш+1)-й разряд регистра 1 35 сдвига. Вместе с М разрядной информации на входе группы входных элементов И 2 из ее источника выдается сигнал, стробирующий эту информацию.

Сигнал с выхода триггера 16, нахо40 дящегося в нулевом состоянии, разрешает введение информации через элементы И 2 на вход первых Wl разрядов регистра 1 сдвига. Задний фронт стробирующего сигнала выделяется элементом 14 45 задержки и поступает на входы элементов И 12 и 13. Однако импульс от заднего фронта стробирующего сигнала проходит только через элемент И 13, так как сигнал с триггера 11, поступающий на другие входы элементов И 12 и 13, разрешает прохождение указанного импульса через элемент И 13 и запрещает через элемент И 12. Сигнал с выхода элемента И 13 устанавливает триггер 16 в единичное состояние, что приводит к поступлению тактовой частоты через элемент И 17 синхронизации но вход регистра 1 сдвига и делителя частоты.

767751 ’ 6

В том случае, если поступление параллельного кода на входы группы входных элементов И 2 производится с частотой где £ - частота передачи последовательной кодограммы, или если пауза между поступлением последнего блока информации на входы элементов И 2 и выдачей всей кодограммы в последовательном виде должна быть минимальной, то на вход элемента » И 17 должна подаваться соответственно более высокая частота тактовых импульсов, чем на вход элемента И 7. Если же ограничения отсутствуют, то частота тактовых импульсов на входах элементов И 7 и 17 может быть одна и та же. После поступления Уц импульсов информация, записанная в Ум первых разрядах, и единица, записанная в (уи+1)- и разряд регистра 1 сдвига, оказываются продвинутыми на Ум разрядов. Импульс же переполнения с выхода делителя 8 частоты поступает через элемент 9 задержки на нулевой вход триггера 16.

Изменение состояния триггера 16 прекратит поступление тактовой частоты через элемент И 17, и преобразователь будет подготовлен к приему следующего блока информации из Ум разрядов. Более раннее введение этой информации будет запрещено отсутствием разрешающего сигнал с выхода триггера 16 на вход группы входных элементов И 2. Следующий цикл приема Ум разрядов информации аналогичен описанному.

Поступление предпоследнего Ум -фаз-’, рядного блока информации и сдвиг его на Ум разрядов регистра 1 приводит к появлению на выходе переполнения старшего разряда регистра 1 единицы, записанной во время предустановки в (ум+1)-й разряд регистра 1. Этот сигнал изменяет состояние триггера 11, сигнал с выхода которого .разрешает поступление импульсов переполнения с выхода делителя 8 через элемент И 10 на вход блока 5 контроля, разрешает поступление последнего строба через элемент И 12 на вход триггера 15 и запрещает поступление этого строба через элемент И 13. Сигнал с выхода элемента 9 задержки проходит через элемент И 10 на управляющий вход блока 5 контроля, на выход которого поступают сигналы результатов контроля (Норма, Ненорма). Триггер 6, который меняет свое состояние при поло-« жительных результатах контроля, откры вает элемент И 3 и подготавливает элемент И 7.

В случае, если результаты контроля отрицательные, то сигнал об этом с вы— 5 хода блока 5 контроля может быть использован для индикации необходимости повторной, выдачи информации или для изменения порога восстановления органа , установленного на выходе устройства.

Последний th -разрядный блок информации записывается в регистр 1, а сигнал от заднего фронта импульса строба ' через элемент И 12 меняет состояние триггера 15, сигнал с выхода которого U открывает элемент И 7, через который тактовая частота начинает поступать на ' делитель 8 частоты и регистр 1.

С этого момента начинается этап выдачи последовательной кодограммы на 2Q выход устройства. При сдвиге кода на ум разрядов сигнал с выхода делителя 8 через элемент 9 задержки поступает на управляющий вход блока 5 контроля. Триггер 6 в зависимости от результа25 тов контроля либо разрешает выдачу очередных Ум разрядов на выход устройства, либо закрывает элемент И 3. Передача оканчивается выдачей последних Ум разрядов кодограммы на выход уст30 ройства, что соответствует нулевой информации в последних Ум разрядах регистра 1. Блок 5 контроля формирует сигнал Ненорма, и элементы И 3 и 7 закрываются.

₃₅ Преобразователь готов к передаче следующего h -разрядного кода.

Таким образом, проведение контроля информации после сдвига позволяет обнаружить возможное искажение этой ин40 формации на окончательном этапе преобразования - после прохождения (информации почти через все цепи и элементы преобразователя, участвующие в выдаче последовательной кодограммы. Операции 45 ввода информации в регистр 1 сдвига и контроля ее осуществляются не на всех И разрядах, а только на Ум разрядах ( m = , где К - целое число).

Введением контроля и уменьшением коли50 чества входных элементов И достигается повышение достоверности передаваемой кодограммы, т. е. повышение надежности преобразования.

Claims (3)

1. Изобретение относитс  к области ав--. тематики и вычислительной текники и может быть использовано при построении преобразователей последовательности параллельных кодов в последовательный код. Известен преобразователь параллельного кода в последовательный, содержащий сдвиговый регистр, выходной элемент И, входные элементы И и блок управлени  ll. Недостатки этого преобразовател  сос то т в низкой достоверности результатов преобразовани , св занной с отсутствием блоков контрол , и невозможности преобразовани  последовательности входных чисел. Наиболее близким к изобретению по технической сущности и схемному построению  вл етс  I преобразователь парал- лельно1 о кода в последовательный, содержащий Ц -разр дный регистр сдвига, где п - число разр дов выходного кода, выходной элемент И, первый вход KOTOрого соединен с выходом старшего разр да и -разр дного регистра сдвига, блок контрол , триггер неисправности, входы которого соединены с выходами блока контрол , а выход триггера неисправности св зан со вторым входом выходного элемента И 2 Недостаток этого преобразовател  заключаетс  в относительно низкой надежности преобразовани . Цель изобретени  - уйеличение надежности преобразовани , Дл  этого преобразователь параллельного кода в последовательный, содержащий П -разр дный регистр сдвига, где -число разр дов выходного кода, выходкой элемент И, первый вход которого соединен с выходом старшего разр да П -разр дного регистра сдвига, блок контрол , триггер неисправности, входы которого соединены с выходами блока контрол , а единичный выход триггера неисправности св зан со вторым входом выходного элемента И, дополнительно содержит 37 группу входных элементов И, первый и второй элементы И синхронизации, первый и второй элементы задержки, первый второй и третий элементы И управлени , первый, второй и третий триггеры управлени , целитель частоты, вход которого соединен с выходами первого и второго элементов И синхронизации и с тактовым входом h -разр дного регистра сдвига, m информационных входов которого соединены с соответствующими выходами группы входных элементов И, где п число разр дов входного кода, вход {ш+1)го разр да П -разр дного регистра сдвига подключен к входу предустановки преобразовател . Выход делител  частоты череа первый элемент задержки соединен с первым входом первого элемента Иуправлени , выход которого св зан с управл ющим входом блока контрол , информационные входы которого соединены соответственно с m старшими разр дами Празр дного регистра сдвига, выход переполнени  которого подключен к входу первого триггера управлени . Единичный .и нулевой выходы первого триггера управлени  соединены соответственно с пер выми входами второго и третьего элемен тов И управлени , выходами св занных соответственно со входами второго и третьего управл ющих триггеров, выходы которых соответственно соединены с первыми входами второго и первого элементов И синхронизации, вторые входы которых св заны с тактовыми входами преобразовател . Третий вход второго элемента И синхронизации Соединен с выходом триггера неисправности, вход сийхронизации преобразовател  - с тактовым входом группы входных элементов И и через второй элемент задержки с6 вторыми входами второго и третьего элементов И управлени . Единичный выход первого триггера управлени  соединен с вторым входом первого элемента И управле- ни , выход первого элемента задержки с нулевым входом третьего триггера управлени , нулевой выход которого подклю чен к управл ющему входу группы входнык элементов И. На чертеже изображена блок-схема предлагаемого преобразовател  параллель ного кода в последовательный. Преобразователь содержит Yi -разр дный регистр 1 сдвига, труппу входнЬгх элементов И 2, выходной элемент И 3. Выходы группы входных элементов И . подключены ко входам первых iri разр дов регистра 1 сдвига, вход следующе- 1 го разр да регистра 1 сдвига - к входу 4 предустановки преобразовател . Выходы последних 1и разр дов регистра 1 сдвига соединены со входами блока 5 контрол , выходы которого св заны со входами триггера 6 неисправности, выходом подключенного ко входу выходного элемента И 3 и ко второму входу первого элемента И 7 синхронизации, выход которого через делитель 8 частоты,, первый элемент 9 задержки и первый элемент И 10 управлени  соединен с управл ющим входом блока 5 контрол . Выход переполнени  старшего разр да регистра 1 сдвига св зан с триггером 11 управлени , выход которого подключен ко второму входу элемента И 10 управлени  и через второй 12 и третий 13 элементы И управлени , вторые входы которого соединены между собой и с выходом второго &лемента 14 задержки, св зан с вторым 15 и т|эетьим. 16 триггерами управлени , выходы которых подключены ко Входам элементов И 7 и 17 синхронизации . Выход апемейта 9 дополнительно св зан через триггер 16с управл ющим входом группы входных элементов Преобразователь работает следующим i образом. Перед началом работы проводитс  обнуление всех элементов пам ти и запись единицы в (|11+1)-й разр д регистра 1 сдвига. Вместе с in разр дной информации на входе группы входных элементов И 2 нз ее источника выдаетс  сигнал, стробирующИй эту информацию. Сигнал С выхода триггера 16, наход щегос  в нулевом состо нии, разрешает введение информации через элементы И 2 на вход первых Wi разр дов регистра 1 сдвига. Задний (|рЬнт стробирующего сигнала выдел етс  элементом 14 задержки и поступает на входы элемен- тов И 12 и 13. Однако импульс от ааднего фронта стробирующего сигнала проходит только через элемент И 13, так как сигнал с триггера 11, поступающий на другие входы элементов И 12 и 13, разрешает прохождение указанного импульса через элемент И 13 и запрещает через элемент И 12. Сигнал с выхода элемента И 13 устанавливает триггер 16 в единичное состо ние , что приводит к поступлению тактовой частоты через элемент И 17 синхронизации КС вход регистра 1 сдвига и делител  частоты. В том случае, если псх тугшение параллельного кода на входы группы входных элементов И 2 производитс  с частотой ,| 7mf,, где 2. частота передачи последовательной кодограммы или если пауза между поступлением последнего блока информации на входы элементов И 2 и выдачей всей кодограм мы в последовательном виде должна быть минимальной., то на вход элемента И 17 должна подаватьс  соответственно более высока  частота тактовых импульсов , чем на вход элемента И 7. Если же ограничени  отсутствуют, то частота тактовых импульсов на входах элементов И 7 и 17 может быть одна и та же. После поступлени  hi импульсов информаци , записанна  в ш первых разр да и единица, записанна  в (vn+1)- и раз 1 сдвига, оказываютс  про р д регистра винутыми на 1 разр дов. Импульс же переполнени  с выхода делител  8 часто ты поступает через элемент 9 задержки на нулевой вход триггера 16, Изменение состо ни  триггера 16 прекратит поступление тактовой частоты через элемент И 17, и преобразователь будет подготовлен к приему следующего блока информации из Vri разр дов. Боле раннее введение этой информации будет запрещено отсутствием разрешающего сигнал с выхода триггера 16 на вход группы входных элементов И
2. 2. Следующий цикл приема In разр дов информации аналогичен описанному. Поступление предпоследнего Vn -раз р дного блока информации и сцвиг его на уп разр дов регистра 1 приводит к по влению на выходе переполнени  старшего разр да регистра 1 единицы, записанной во врем  предустановки в (|ти-1)-й разр д регистра 1. Этот сигнал измен ет состо ние триггера 11, сигнал с выхода которого.разрешает поступление импульсов переполнени  с выхода делител  8 через элемент И Ю на вход блока 5 контрол , разрешает поступление последнего строба через элемент И 12 на вход триггера 15 и запрещает поступление этого строба через элемент И 13. Сигнал с выхода элемента 9 задержки проходит через элемент И 10 на управл ющий вход блока 5 контрол , на выход которого посту пают сигналы результатов контрол  (Норма, Ненорма). Триггер 6, который мен ет свое состо ние при положительных результатах контрол , открывает элемент И 3 и подготавливает элемент И 7. В случае, если результаты контрол  отрицательные, то сигнал об этом с выхода блока 5 контрол  может быть использован дл  индикации необходимости повторной, выдачи информации или дл  изменени  порога восстановлени  органа, установленного на выходе устройства. Последний Vt -разр дный блок информации записываетс  в регистр 1, а сигнал от заднего фронта импульса строба через элемент И 12 мен ет состо ние триггера 15, сигнал с выхода которого открывает элемент И 7, через который тактова  частота начинает поступать на делитель 8 частоты и регистр 1. С этого момента начинаетс  этап выдачи последовательной кодограммы на устройства. При сдвиге кода на УИ разр дов сигнал с выхбда делител  8 через элемент 9 задержки поступает на управл ющий вход блока 5 контрол . Триггер 6 в зависимости от результатов контрол  либо разрешает выдачу очередных w разр дов на выход устройства , либо закрывает элемент И
3. 3. Передача оканчиваетс  выдачей последних Y разр дов кодограммы на выход устройства , что соответствует нулевой информации в последних П разр дах регистра 1. Блок 5 контрол  формирует сигнал Ненорма, и элементы И 3 и 7 закрываютс . Преобразователь готов к передаче следующего Y -разр дного кода. Таким образом, проведение контрол  информации после сдвига позвол ет обнаружить возможное искажение этой информации на окончательном этапе преобразовани  - после прохождени  1 информации почти через все цепи и элементы преобразовател , участвующие в выдаче последовательной кодограммы. Операции ввода информации в регистр 1 сдвига и контрол  ее осуществл ютс  не на всех И разр дах, а только на Уи разр дах (( ц ГДе k - целое число). Введением контрол  и уменьшением количества входных элементов И достигаетс  повышение достоверности передаваемой кодограммы, т. е. повышение надежности преобразовани . Формула изобретени  Преобразователь параллельного кода в последовательный содержащий И - раз