SU758514A1

SU758514A1 - Декодирующее устройство циклического кода

Info

Publication number: SU758514A1
Application number: SU782610403A
Authority: SU
Inventors: Евгений Николаевич Максаков; Владимир Давыдович Лосев
Original assignee: Ленинградский Ордена Ленина Электротехнический Институт Им.В.И.Ульянова (Ленина)
Priority date: 1978-05-03
Filing date: 1978-05-03
Publication date: 1980-08-23

Description

f

Изобретение относитс к области импульсной техники и может использоватьс при декодировании импульсных сигналов.

Известны декодирующие устройства полных групповых и укороченных кодов , основанных на умножении или делении прин тых двоичных последователей на порождающий полином 1.

Недостатком этих устройств вл етс низка помехоустойчивость в рамках корректирующей способности кода.

Известно декодирующее устройство, содержащее первый регистр сдвига, состо щий из К-разр дов, второй и третий регистры сдвига, каждый из которых состоит из К-групп по К-разр дов в каждой, четыре сумматора по модулю два, два инвертора, дизъюнктор и генератор сдвигающих импульсов , выход которого соединен с синхронизирующими входами всех разр дов всех трех регистров сдвига, шина входного сигнала соединена со входом первого сдвигающего регистра и с первым входом первого сумматора, второй вход которого соединен с выходом старшего разр да пол рной чейки второго регистра сдвига и с пер ым входом второго сумматора по модулю два, второй вход которого соединен с выходом стариего разр да первой группы второго регистра, выход первого сумматора по модулю два соединен со входом первого разр да первой группы второго регистра сдвига, выход второго сумматора по модулю два соединен с первым разр дом второй группы второго регистра сдвига,

10 втора и последующие чейки второго регистра сдвига соединены последовательно , выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьего

15 регистра соединен с выходом третьего регистра и с первьи л входом четвертого сумматора по модулю два, второй вход которого соединен с выходом старшего разр да первой группы тре20 тьего регистра сдвига, выход четвертого сумматора по модулю два соединен с первым разр дом второй группы третьего регистра сдвига, втора и последующие группы третьего регист25 ра сдвига соединены последовательно, выходы всех разр дов второго регистра соединенных с информационными входами соответствующих разр дов третьего регистра, выходы первых разр дов 30 второй и последующих групп третьего

регистра соединены с соответствуйщими К-I-Bходами диэъюнктора, йьдходпервого разр да первой чейки третьего регистра соединен через первый инвертор с первым входом дизъюнктора выход которого соединен через второй инвертор со вторым входом третьего сумматора по модулю два 2J,

Недостатком известного устройства вл етс низка помехоустойчивост обусловленна тем, что при передаче информации по зашумленным каналам св зи вследствие воздействи импульсов помехи возникают искажени в полезном сигнале в виде дроблений, исj aжeний краев , по влени импульсов на месте пауз , происходит -регистраци сигнала в декодирующем устройстве без учета временных параметров импульсов, ухудшаютс характеристики помехоустойчивости.

Целью изобретени вл етс повышение помехоустойчивости передачи информации .i

Поставленна цель достигаетс teM что в устройство содержащее первый регистр сдвига, состо щий из К-разр дов , второй и третий регистры сдвига , каждый из которых состоит из К-групп по К-разр дов в каждый, четыре сумматора по модулю два, два инвертора, дизъюнктор и генератор сдвигающих импульсов, выход которого соединен с синхронизирующими входами всех разр дов всех трех регистров сдвига,шина входного сигнала соединена со входом первого регистра сдвига и с первым входом первого сумматора, второй вход которого соединен с выходом старшего разр да последней чейки второго регистра сдвига и с первым входом второго сумматора по модулю два, второй вход которого соединен с выходом старшего разр да первой группы второго регистра, выход первого сумматора по модулю два соединен со входом первого разр да первой группы второго регистра сдвига , выход второго сумматора по модул два соединен с первым разр дом второй группы второго регистра сдвига, втора и последующие чейки второго регистра сдвига соединены последовательно , выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьего регистра соединен с выходом третьего регистра и с первым входом четвертого сумматора по модулю два, второй вход которого соединен с выходом старшего разр да первой группы третьего регистра сдвига, выход четвертого сумматора по модулю два соединён с первым разр дом второй групп третьего регистра сдвига, втора и последующие группы третьего регистр сдвига соединены последовательно, выходы всех разр дов второго регистра

соединены с информационными входами соответствующих разр дов третьего регистра , выходы первых разр дов второй и последующих групп третьего регистра соединены с соответствующими К-1-входами дизъюнктора,выход первого разр да первой чейки третьего регистра соединен через первый инвертор . с первым входом дизъюнктора, выход которого соединен через второй инвертор со вторым входом третьего сумматора по модулю два, введены дополнительно две группы по К-1-инверторов , К-1-дизъюнкторов, К-1-сумматоров по модулю два, К-конъюнкторов, мажоритарный элемент и делитель частоты , причем входы первой группы дополнительных инверторов соединены с выходами в торого и последующих раз расдвига , выходы первой группы дополнительных инверторов соединены с первы ми входами соответствующих дополнительным дизъюнкторов, выходы вторых и последующих разр дов второй и последующих групп третьего регистра сдвига соединены с соответствующими К-1-входами дизъюнкторов, выходы дополнительных дизъюнкторов через инверторы второй дополнительной группы соединены с певыми входами дополнительных сумматоров по модулю два, вторые входо которых соединены соответственно с выходами первой К-1-разр дов первого регистра сдвига, выход третьего сумматора и выходы всех К-1-дополнительны сумматоров соединены с первыми входами соответствующих конъюнкторов, вторые входы которых соединены с выходом делител частбты, вход которого соединен с выходом генератора сдвгающих импульсов, выходы конъюнкторов соединены с соответствующими входами мажоритарного элемента, выхо которого подключен к выходной щине.

На чертеже представлена блок-схема предлагаемого устройства.

Claims

1.Патерсон У., Уэлдон Э. Коды, исправл ющие ошибки. М: Мир, 1976, с.265-273.

2.Берлекэмп Э. Алгебраическа теори кодировани , М;,Мир, 1971, с.132

(прототип),