SU1647913A1

SU1647913A1 - Устройство дл обнаружени ошибок

Info

Publication number: SU1647913A1
Application number: SU884394272A
Authority: SU
Inventors: Георгий Викторович Чижов
Original assignee: Предприятие П/Я М-5209
Priority date: 1988-03-17
Filing date: 1988-03-17
Publication date: 1991-05-07

Abstract

Изобретение относитс к автоматике, а именно к устройствам контрол информации , и может быть использовано в цифровых системах передачи с применением п тиуровневого кода БК-45. Изобретение позвол ет повысить быстродействие и упростить устройство. Устройство дл обнаружени ошибок содержит блок 1 компараторов, два элемента НЕТ 2 и 3, триггер 4, два дешифратора 5 и 6 и элемент ИЛИ 7. Блок 1 компа- раторов содержит фазоинвертор, эмиттерные повторители и четыре компаратора . 1 з.п.ф-лы, 2 ил.

Description

(

Ьь

VI

Ю

ы

Изобретение относитс к автоматике, а именно к устройствам контрол информации , и может быть использовано в цифровых системах передачи с применением п тиуровневого кода БК-45.

Цель изобретени -- повышение быстродействи и упрощение устройства.

На фиг,1 представлена структурна схема устройства дл обнаружени ошибок; на фиг,2 - структурна схема блока компараторов .

В предлагаемом устройстве по вл етс возможность подавать импульс ошибки с выхода одного из дешифраторов сразу на установочные входы триггера, вызыва его переключение и тем самым из общего времени задержки с момента по влени импульса ошибки на выходе дешифратора до переключени триггера исключаетс врем распространени сигнала по цепочке из двух элементов ИЛИ, что и позвол ет повысить быстродействие устройства при более простом его исполнении.

Устройство содержит блок 1 компараторов , первый и второй элементы НЕТ 2 и 3, триггер 4, первый и второй дешифраторы 5 и 6 и элемент ИЛИ 7. Блок 1 компараторов содержит фазоинвертор 8, эмиттерные повторители 9 и 10 и первый, второй, третий и четвертый компараторы 11-14.

Устройство дл обнаружени ошибок работает следующим образом. ,

На вход блока 1 компараторов поступает п тиуровневый линейный сигнал в виде кода БК-45.

На соответствующих выходах блока 1 компараторов формируютс двоичные импульсы . Импульсы со второго и третьего выходов блока 1 компараторов, соответствующие посылкам +2 и -2 во входном сигнале, запрещают прохождение импульсов, соответствующих двоичным по- сылкам +2 и -2 с первого и второго выходов блока 1 компараторов на выходы первого и второго элементов НЕТ 2 и 3 соответственно . Импульсы с объединенных инверсных выходов элементов НЕТ 2 и 3 поступают на тактовый вход триггера 4 и вызывают его переключение. Сигналы с выходов триггера 4 поступают на вторые входы дешифраторов 5 и 6. При отсутствии ошибок во входном сигнале соответствующего выхода триггера 4 на второй вход соответствующего дешифратора 5 или 6 поступает сигнал, запрещающий прохождение третьего импульса положительной или отрицательной триады на выход соответствующего дешифратора 5 или б и на выход устройства. При наличии ошибки во входном сигнале нарушаетс четность текущей цифровой суммы и с соответствующего триггера 4 и на второй вход соответствующего дешифратора 5 или б поступает сигнал , разрешающий прохождение третьего импульса триады на выход соответствующего дешифратора 5 илиб. Этот импульс (им- пульс ошибки) поступает на соответствующий установочный вход триггера 4 и вызывает его дополнительное переключение . В результате с того же выхода триггера 4 на второй вход того же дешифратора 5 или 6 снова поступает сигнал запрета , а на выходе дешифратора 5 или 6

формируетс импульс ошибки, который через элемент ИЛИ 7 поступает на выход устройства .t Комбинаци символов -1-1-1 (+1+1+1) в п тиуровневом сигнале с кодом БК-45

всегда следует за символом счетным (нечетным ) номером значени текущей цифровой суммы.

25

Claims

1.Устройство дл обнаружени ошибок, содержащее триггер, элемент ИЛИ, выход которого вл етс выходом устройства, блок компараторов, первый и второй выхо0 ды которого соединены соответственно с первым и вторым входами первого элемента НЕТ, третий и четвертый выходы - соответственно с первым и вторым входами второго элемент НЕТ, пр мые выходы первого и вто5 рого элементов НЕТ соединены соответственное первыми входами первого и второго дешифраторов, вход блока компараторов вл етс входом устройства, отличающеес тем, что, с целью повышени

0 быстродействи и упрощени устройства, инверсные выходы первого и второго элементов НЕТ объединены и соединены с С- входом триггера пр мой и инверсный выходы которого соединены соответствен5 но с вторыми входами первого и второго дешифраторов, выход первого дешифратора соединен с первым входом элемента ИЛИ и S-входом триггера, выход второго дешифратора соединен с вторым входом

0 элемента ИЛИ и R-входом триггера.

2.Устройство поп.1,отличающее- с тем, что блок компараторов содержит фазоинвертор, вход которого вл етс с входом блока компараторов, выходы соеди5 йены через эмиттерные повторители с первыми входами соответственно первого, второго, третьего и четвертого компараторов , вторые входы первого, четвертого и второго, третьего компараторов объединены соответственно и вл ютс соответствующими входами опорного напр жени , выходы первого - четвертого компараторов

вл ютс соответственно первым - четвертым выходами блока компараторов.

8

Uon1

-т

UonZ

Фиг. 2

12

13