SU758511A1 - System of multiple reception and conversion of analogue signals into code - Google Patents
System of multiple reception and conversion of analogue signals into code Download PDFInfo
- Publication number
- SU758511A1 SU758511A1 SU782636694A SU2636694A SU758511A1 SU 758511 A1 SU758511 A1 SU 758511A1 SU 782636694 A SU782636694 A SU 782636694A SU 2636694 A SU2636694 A SU 2636694A SU 758511 A1 SU758511 A1 SU 758511A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- outputs
- elements
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
Изобретение относитс к аналогодискретным преобразовател м и предназначено , в частности, дл создани высокоэффектинных систем многоканального приема и преобразовани в код аналоговых сигналов.The invention relates to analog discrete converters and is intended, in particular, to create high-performance multi-channel reception and conversion systems into analog signal codes.
Известна система многоканального приема и преобразовани в код аналоговых сигналов , содержаща KONMyтатор входных аналоговых сигналов, выходом соединенный с входом аналого-цифрового преобразовател (АЦП), кодовые выходы которого соединены с информационными входами блока пам ти 11J.A known system of multichannel reception and conversion into an analog signal code, comprising a KONMyator of input analog signals, is connected via an output to an analog-to-digital converter (ADC) input, the code outputs of which are connected to the information inputs of a memory block 11J.
Недостатком этой системы вл етс низка пропускна способность, так как в ней преобразование по каждому каналу выполн етс полнотактными изза отсутстви возможности использовани результатов преобразовани предыдущего цикла преобразовани в последующем.The disadvantage of this system is low throughput, since the conversion for each channel in it is performed in full-measure because it is not possible to use the results of the conversion of the previous conversion cycle in the subsequent one.
Наиболее близкой по техническому решению вл.четс система многоканаль ного приема и прербразовани в код / аналоговых сигналов, содержаща коммутатор , соединенный адресными входами с первыми выходами блока управлени , вторые выходы которого соединены с первыми входами блока па-м ти , аналого-цифровой преобразова-5 тель параллельно-последовательного типа, в котором аналоговый вычитатель соединен первым входом с выходом коммутатора, вторьвл входом - с выходом цифро-аналого10 вого преобразовател , третьимThe closest in technical solution to the Vl.chet system of multi-channel reception and conversion into code / analog signals, containing a switch connected by address inputs to the first outputs of the control unit, the second outputs of which are connected to the first inputs of the memory unit, analog-digital conversion 5 A parallel-serial type, in which the analog subtractor is connected by the first input to the output of the switch, the second input to the output of the digital-to-analog converter, the third
входом - с третьим выходом блока управлени и выходом - с входом преобразовател считывани , соединенного первым и вторым выходами соответртвен«5 но с первым и вторым входами блока управлени и третьими выходагда - с входами преобразовател ми код - код, выходы которого соединены с первыми входами первого и второго блоков за20 писи, выходы первого из которых соединены с первыми входами реверсивного счетчика, первые выходы второго блока записи соединены с первыми входами регистра, выхо 5 ды блока пам ти соединены с вторыми входами первого и второго блоков записи, третьи входы блоков записи соединены с четвертым выходом блока управлени , п тый и шес30 той выхода которого соединены соответственно с четвертыми входами первого и второго блоков записи, выходы реверсивного счетчика соединены с первыми входами цифро-аналогового преобразовател и вторыми входами блока пам ти, третьи входы которого соединены с выходом старшего разр да и кодовымивыxoдa 4и регистра и с вторыми входами цифро-аналогового преобразовател ,.вторые входы регистра и реверсивного счетчика соединены с седьмым выходом блока управлени , восьмой выход которого соединен с третьим входом реверсивного счетчика. Кроме того, дев тый выход блока управлени соединен с четвертым входом реверсивного счётчика, а второй и третий выходы второго блока записи соответственно соединены с единичным и нулевым входами старшего разр да регистра 2.the input to the third output of the control unit and the output to the input of the readout converter connected by the first and second outputs is correspondingly 5 but to the first and second inputs of the control unit and the third output to the inputs of the converters code — a code whose outputs are connected to the first inputs of the first and the second block of 20 recordings, the outputs of the first of which are connected to the first inputs of the reversible counter, the first outputs of the second recording block are connected to the first inputs of the register, the outputs of the 5th memory block are connected to the second inputs of the first and the second recording blocks, the third inputs of the recording blocks are connected to the fourth output of the control unit, the fifth and sixth outputs of which are connected respectively to the fourth inputs of the first and second recording blocks, the reversible counter outputs are connected to the first inputs of the digital-analog converter and the second inputs of the memory block these, the third inputs of which are connected to the output of the higher bit and code output 4 and the register and the second inputs of the digital-analog converter, the second inputs of the register and the reversible counter are connected to edmym output control unit, the eighth output being connected to the third input of the reversible counter. In addition, the ninth output of the control unit is connected to the fourth input of the reversible counter, and the second and third outputs of the second recording unit are respectively connected to the single and zero inputs of the high register bit 2.
Недостатком этой системы вл етс низка пропускна способность из-за необходимости частого выполнени такта аналоговой коррекции между тактами преобразовани .The disadvantage of this system is low throughput due to the need to frequently perform an analog correction clock between conversion cycles.
Цель изобретени - повышение пропускной способности системы,.The purpose of the invention is to increase the system capacity.
Поставленна цель достигаетс .тем что система многоканального приема и преобразовани в код аналоговых сигналов , содержаща коммутатор, соединенный адресными входами с первыми выходами блока управлени , вторые выходы которого соединены с первьами входами блока пам ти., аналого-цифровой преобразователь параллельно-последовательного типа,в котором аналоговый вычитатель соединен первым JBXOдом с выходом коммутатора, вторым входом - с выходом цифро-аналогового преобразовател , третьим входом третьим выходом блока управлени и выходом - с входом преобразовател считывани , соединенного первым и вторым выходами соответственно с первым и вторым входами блока упр влени и третьими выходами - с входами преобразовател код-код выходы которого соединены с первыми входами первого и второго блоков записи, выходы первого из котогих соединены с первыми входами реверсивного счетчика . Первые выходы второго блока записи соединены с первыми входами регистра, выходы блока пам ти соединены со вторыми входами первого и второго блоков записи, третьи входы блоков записи соединены с четвертым выходом блока управлени , п тый и шестой выходы которого соединены соответственно с четвертыми входами первого и второго блоков записи, выходы реверсивного счетчика соединены с первыми входами цифро-аналогового преобразовател и вторыми входами блока пам ти, третьи входы которого соединены старшего разр да и кодовыми выходами регистра и с вторлми входами цифро-аналогового преобразовать. л , вторые входы регистра и реверсив-« ного счетчика соединены с седьмым выходом блока управлени , восьмой выход которого соединен с третьим входом 5 реверсивного счетчика, дополнительно содержит триггер, одноразр дный блок записи, элементы задержки, элементы И и элементы ИЛИ, причем нулевой вход триггера соединен с выходом первогоThe goal is achieved. The system of multi-channel reception and conversion to analog signal code, containing a switch connected by address inputs to the first outputs of the control unit, the second outputs of which are connected to the first inputs of the memory block. An analog-to-digital converter of parallel-serial type where the analog subtractor is connected with the first JBXO-house with the switch output, the second input with the output of the D / A converter, the third input with the third output of the control unit and the output m - with the input of a read converter connected by the first and second outputs, respectively, to the first and second inputs of the control unit and third outputs — to the converter inputs, code code, the outputs of which are connected to the first inputs of the first and second recording blocks, the first outputs of which are connected to the first reversible counter inputs. The first outputs of the second recording unit are connected to the first inputs of the register, the outputs of the memory unit are connected to the second inputs of the first and second recording units, the third inputs of the recording units are connected to the fourth output of the control unit, the fifth and sixth outputs of which are connected respectively to the fourth inputs of the first and second recording blocks, the outputs of the reversible counter are connected to the first inputs of the D / A converter and the second inputs of the memory block, the third inputs of which are connected to the high-order bit and to the code outputs of the reg Istra and with the inputs of the digital-to-analog conversion. l, the second inputs of the register and reversible counter are connected to the seventh output of the control unit, the eighth output of which is connected to the third input 5 of the reversible counter, further comprises a trigger, a single-bit recording unit, delay elements, AND elements and OR elements, and zero input trigger connected to the output of the first
Q элемента задержки, выход второгоQ delay element, the output of the second
элемента задержки соединен с третьим входом блока управлени , четвертый вход которого соединен с выходом триггера и с первыми входами элементов И, второй вход первого элемента И соединен с четвертым входом второго блока записи, выходы второго и третьего элементов И соединены соответственно с входами первого и второго элементов задержки, вторые входы второго и третьего элементов И соединены соответственно с выходакш первого и второго элементов ИЛИ, первый из которых первым входом соединен с третьим входом реверсивногоthe delay element is connected to the third input of the control unit, the fourth input of which is connected to the trigger output and the first inputs of the elements And the second input of the first element And is connected to the fourth input of the second recording unit, the outputs of the second and third elements And are connected respectively to the inputs of the first and second elements delays, the second inputs of the second and third elements And are connected respectively with the output of the first and second elements OR, the first of which is connected to the third input by the first input
5 счетчика, входы третьего и четвертого элементов задержки соединены соответственно с нyлeвьпv и единичным выходами одноразр дного блока записи , соединенного первым входом с выQ ходом старшего разр да регистра, вторым входом - с выходом блока пам ти, третьим входом - с .единичным входом триггера и с третьим входом блока записи, четвертым входом - с5 counters, the inputs of the third and fourth delay elements are connected respectively to the level and the single outputs of a single-bit recording unit connected by the first input to the upper register bit, the second input to the memory output, the third input to the single trigger input and with the third input of the recording unit, the fourth input - with
- выходом первого элемента И, выход- the output of the first element And the output
третьего элемента ИЛИ соединен с четвертым входом реверсивного счетчика , первый вход третьего элемента ИJШ соединен со вторым входом первого элемента ИЛИ и с дев тым выходомThe third OR element is connected to the fourth input of the reversible counter; the first input of the third IJSh element is connected to the second input of the first OR element and to the ninth output
0 блока управлени , выходы четвертого и п того элементов ИЛИ соединены соответственно с единичным и нулевым входами старшего разр да регистра, выход третьего элемента задержки соединен со вторым входом третьего элемента ИЛИ и с первыми входами второ .го и четвертого элементов ИЛИ, второй вход последнего из которых соединен со вторым выходом второго блока0 of the control unit, the outputs of the fourth and fifth OR elements are respectively connected to the single and zero inputs of the most significant bit of the register, the output of the third delay element is connected to the second input of the third OR element and to the first inputs of the second and fourth OR elements, the second input of the last which is connected to the second output of the second unit
Q записи, третьим выходом соединенного с первым входом п того элемен . та ИЛИ, второй вход которого соединен с выходом четв.ертого элемента задержки и вторым входом второго элементаQ record, the third output connected to the first input of the p element. is OR, the second input of which is connected to the output of the fourth-drawn delay element and the second input of the second element
ИЛИ. OR.
На чертеже представлена структурна схема системы многоканального приема и преобразовани в код аналоговых сигналов. Система содержит коммутатор 1,The drawing shows a block diagram of a multi-channel system for receiving and converting analog signals into code. The system contains switch 1,
0 блок пам ти 2, блок управлени J, аналого-цифровой преобразователь 4 параллельно-последовательного типа, аналоговый вычитатель 5, преобразователь считывани 6, преЬбра;з6ватель.0 memory unit 2, control unit J, analog-to-digital converter 4 of parallel-to-serial type, analog subtractor 5, read converter 6, pre-ra;
5 (ЦАП) 8, реверсивный счетчик 9, первый блок записи 10, регистр 1.1, старший разр д 12 регистра,второй блок записи 13, триггер 14, первый 15 и второй 16 элементы задержки, первый 17, второй. 18 и третий 19 элементы, первый 20 и второй 21 элементы ИЛИ, одноразр дный блок записи 22, третий 23 и четвертый 24 элементы задержки, третий элемент ИЛИ 25, четвертый 26 и п тый 27 элементы ИЛИ Система работает следующим образом .5 (D / A converter) 8, reversible counter 9, first record block 10, register 1.1, high order register 12, second record block 13, trigger 14, first 15 and second 16 delay elements, first 17, second. 18 and third 19 elements, first 20 and second 21 OR elements, one-bit write block 22, third 23 and fourth 24 delay elements, third OR 25 element, fourth 26 and fifth 27 OR elements The system works as follows.
Во врем первого цикла преобразовани , когда в блоке 2 еще отсутствуют коды, соответствуюише значени м аналоговых сигналов, поданных на входы коммутатора 1. В данной системе , как и в прототипе, осуществл етс режим загрузки блока 2, при котором по каждому каналу коммутатора 1 выполн ютс полные (двухтактные) преобразовани . В результате формируютс и запоминаютс начальные коды/ соответствующие всем входным аналоговым сигналам.During the first conversion cycle, when in block 2 there are still no codes, the corresponding values of the analog signals fed to the inputs of switch 1. In this system, as in the prototype, block 2 is loaded, in which on each channel of switch 1 full (push-pull) conversions. As a result, initial codes / corresponding to all input analog signals are generated and stored.
В первом такте преобразовани вычитатель 5 имеет передаточный коэффициент такой величины, вто при значении входного сигнала, равного максимально допустимой величине диапазона изменени входных сигналов, на выходах преобразовател 6, вл ющихс выходами его компараторов, устанавливаетс максимальный позиционный код. Этот код преобразуетс преобразователем 7 в двоичный код с максимальным значением . Поэтому входной сигнал, имеющий любое другое значение внутри допустимого диапазона изменени , преобоазуетс в соответствующий двоичный код со значением, лежащий в интервале от О до . Код, образованный в первом такте на выходах преобразовател 7, далее записываетс через блок 10 в счетчик 9, выходы которого управл ют преобразователем 8. Выходной сигнал последнего вычитаетс из входного преобразуемого сигнала в вычитателе 5, который т-акже усиливает этот разностный сигнал. После этого блок 3 формирует другой уровень сигнала, управл ющего значением передаточного коэффициента вычитател 5, который увеличиваетс в 2 раз сравнению со значением, имевшим место в первом такте преобразовани . В результате этого усиленный в 2 раз разностный сигнал приводитс к тому же диапазону изменени входных сигналов.In the first conversion cycle, the subtractor 5 has a transfer coefficient of such a magnitude, second, when the input signal is equal to the maximum allowable range of input signals, the maximum position code is set at the outputs of converter 6, which are outputs of its comparators. This code is converted by the converter 7 to a binary code with a maximum value. Therefore, an input signal having any other value within the allowable range of variation is converted into a corresponding binary code with a value lying in the interval from O to. The code formed in the first clock at the outputs of converter 7 is then recorded through block 10 into counter 9, the outputs of which control converter 8. The output signal of the latter is subtracted from the input signal to be converted in subtractor 5, which r-also amplifies this difference signal. Thereafter, block 3 generates another level of the signal controlling the value of the transfer coefficient of the subtractor 5, which is increased 2 times compared to the value that occurred in the first conversion cycle. As a result, the difference signal amplified by a factor of 2 is brought to the same range of variation of the input signals.
Поскольку в рассматриваемом АЦП параллельно-последовательного типа чувствит.ельность компараторов преобразовател 6 обычно в ( ) раз превышает величину кванта преобразовател , к моменту начала выполнени второго такта нередко значение выходного сигнала вычитател 5 выходитSince in the considered parallel-series ADC the sensitivity of the comparators of the converter 6 is usually () times as large as the quantum of the converter, by the time the second clock begins to run, the value of the output signal of the subtractor 5 is often
за пределы диапазона входных сигналов , что приводит к срабатыванию одного из граничных компараторов преобразовател 6 и по влению соответствующего сигнала на его первом или втором выходе. Анализ состо ни сигналов на этих выходах производитс в блоке 3. При наличии одного из них блок 3 формирует импульс, который проходит на третий или четвертый вход счетчика 9, увеличива или уменьша его содержимое на единицу. Одновременно с этим начинает измен тьс на соответствующую величину выходной сигнал ЦАП 8. Через некоторое врем , определ етс максимально beyond the range of input signals, which leads to the operation of one of the boundary comparators of the converter 6 and the appearance of the corresponding signal at its first or second output. The state of the signals at these outputs is analyzed in block 3. If one of them is present, block 3 generates a pulse that travels to the third or fourth input of counter 9, increasing or decreasing its content by one. At the same time, the output of the DAC 8 begins to change to the appropriate value. After some time, the maximum
5 возможным временем переходного процесса на выходе ЦАП 8, устанавливаетс новое значение аналогового сигнала на входе преобразовател б. Б этом состоит выполнение такта ана0 логовой коррекции между первым и вторым тактами преобразовани .5, the possible transient time at the output of the DAC 8 is set to a new value of the analog signal at the input of the converter. B. This consists of performing an analog correction cycle between the first and second conversion cycles.
Такт аналоговой коррекции заканчиваетс в момент изменени сигнала на первом или втором выхо;:ах преоб5 разовател б, инициировавшего эту коррекцию.The analog correction cycle ends at the moment the signal changes at the first or second output;: oh transducer b initiating this correction.
Затем блок 3 выполн ет второй такт считывани кода с выходов преобразовател 7 в регистр 11 через Then, block 3 performs the second cycle of reading the code from the outputs of the converter 7 to the register 11 via
0 блок 13. Далее код с выходов счетчика 9 и регистра 11 перезаписываетс в соотвествующую чейку блока 2, чем заканчиваетс выполнение полнотактного преобразовани аналогового сиг5 нала по данному каналу.0, block 13. Next, the code from the outputs of counter 9 and register 11 is rewritten into the appropriate cell of block 2, which results in the complete conversion of the analog signal on this channel.
После выполнени двухтактных преобразований по всем каналам коммутатора 1 и записи кодов их результатов в чейки блока 2 блок 3 переходит к выполнению следующего цикла преобра0 зовани . Начина со второго цикла, в системе выполн етс только второй такт преобразовани . Причем выполнение этого такта начинаетс с записи кода предыдущего результата преоб5 разовани из соответствующей чейки блока 2 в счетчик 9 через блок 10 и в регистр 11 через блок 13.При этом, в отличие от прототипа, в рассматриваемой системе в старший разр д 12 After performing push-pull conversions on all channels of switch 1 and writing their result codes into the cells of block 2, unit 3 proceeds to perform the next conversion cycle. Starting from the second cycle, only the second conversion cycle is performed in the system. Moreover, the execution of this cycle begins with the recording of the code of the previous result of conversion from the corresponding cell of block 2 to counter 9 through block 10 and to register 11 through block 13. At the same time, unlike the prototype, in the system under consideration, the high bit 12
0 регистра 11 код записываетс инверх:ным по отношению к значению разр да, поступающег.1У по к-му выходу блока 2. Операци инверсной записи в старший разр д регистра выполн етс с 0 register 11, the code is written inversely: with respect to the value of the bit received by the 1st section of the k-th output of block 2. The inverse write operation to the most significant bit of the register is performed with
5 помощью выведенных элементов 22, 23, 24, 26 и 27. При значении О в этом разр де сигнал с выхода элемента 23 поступает также через элемент 25 на четвертый вход счетчика 9, уменьша его содержимое на единицу. 5, using the derived elements 22, 23, 24, 26 and 27. With the value O in this bit, the signal from the output of element 23 also goes through element 25 to the fourth input of counter 9, reducing its content by one.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782636694A SU758511A1 (en) | 1978-06-23 | 1978-06-23 | System of multiple reception and conversion of analogue signals into code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782636694A SU758511A1 (en) | 1978-06-23 | 1978-06-23 | System of multiple reception and conversion of analogue signals into code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU758511A1 true SU758511A1 (en) | 1980-08-23 |
Family
ID=20773634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782636694A SU758511A1 (en) | 1978-06-23 | 1978-06-23 | System of multiple reception and conversion of analogue signals into code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU758511A1 (en) |
-
1978
- 1978-06-23 SU SU782636694A patent/SU758511A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0157122B1 (en) | A/d converter | |
EP0021650A1 (en) | Analog-to-digital converter | |
GB1298371A (en) | Improvements in or relating to analogue to digital conversion systems and methods | |
SU758511A1 (en) | System of multiple reception and conversion of analogue signals into code | |
US5061927A (en) | Floating point analog to digital converter | |
JP2023070125A (en) | Analogue to digital converter for image sensor readout | |
JPS598887B2 (en) | Code error compensation circuit device in digital recording device | |
US6326907B1 (en) | Coding device | |
SU362315A1 (en) | DIFFERENTIATING DEVICE | |
JPS6243571B2 (en) | ||
SU1012347A1 (en) | Analogue storage | |
SU1264347A1 (en) | Converter of pulse-code modulated signals to delta modulated signals | |
RU1807559C (en) | Device for digital-to-analog conversion | |
SU490120A1 (en) | Device for summation | |
SU1298920A1 (en) | Analog-to-digital converter | |
SU760132A1 (en) | Function reproducing device | |
SU723585A1 (en) | Analogue-digital filter | |
SU972658A1 (en) | Series-parallel analogue-digital converter | |
SU985792A1 (en) | Device for digital function conversion | |
SU1335972A1 (en) | Analog data input multichannel device | |
SU790287A1 (en) | Parallel-series analogue-digital converter | |
SU883974A1 (en) | Analogue storage | |
SU1732471A1 (en) | Parallel-to-series n-digit analog-to-digital converter with automatic correction of conversion function | |
SU1166008A1 (en) | Device for spectral analysing of signals | |
SU834892A1 (en) | Analogue-digital converter |