Изфбретение относитс к цифровой вычислительной технике и может примен тьс в составе арифметических устройств цифровых вычислительных машин. « Известны арифметические устройства , предназначенные дл решени , задач с большим числом тригонометрических функций, содержащие сдвиговые регистры, сумматоры-вычитатели и , мутирующие блоки 1. Недостатком устройств вл етс отсутствие в их наборе операции вычислени произведени двух двоичных чисел за одну операцию. ; Наиболее близким по технической сущности к предлагаемому вл етс арифметическое устройство, реализующее алгоритм Волдера YUi-V,;-X,. Х,., Х,, Y. , д) и позвол ющее вычисл ть (Yj со5Я Х5нпЛ), X K X COSЛ-Y S nЛ), - ,9 QPctg-, гд ,цл oC К 3, ус а ус пр Xj,У;, 9 - .значени координа и угла на 1-й итеиаиии I . - функци , пбказывгийща направление вращени и равна дл соотношений (2) . E; -5Hgn0V оотношений (3) (-Y;) углова посто нна , равна ,afctg2 V коэффициент общего удлинени вектора, равный произведению коэффициентов удлинени на каждой итерации . К.П . i2 i t У 7 Л - начальные данные; i - номер итерации 1 2, г и решении соотношений (2) и (3) ойство работает по cuiropHTMy(1), и вычислении (значени х ойстве организуетс итерационный ессW ,. .i , 2.,-2..,:2:,.2-, где Xp X (05 i 1 /X / 1) ; i - номер итерации, i 1, 2, 3, ,..I n; - оператор, придающий такое изменение X, чтобы при n значение Kf( - l,Zn- ,Z и равный i. -i, Zj- значение.обратной величины на i-и итёрацйй (2.о 1 при X О и Z о 1 при X 0). Арифметическое устройство содержит три сдвиговых регистра, два коммутиру ющих блока, три сумматора-вычитател и элемент И, причем разр дные выходы первого и второго сдвиговых регистров соединены с соответствующими входаШ соответственно первого и второto коммутирующих блоков, управл квдие входы которых поДключенй к пёрвЬму уп равл ющему входу устройства, выходы . младших раэр дов каждого из сдвиговых регистров подключены к первым входам соответствующих сумматоррв-вычитателей , BiiKOjcsf кЬт6{5Ш: ивл ютс выходами устройства, и подключены к входам старших разр дов соответствующих сдви говых регистров и ко второму, третьему и четвертому управл ющим входам устройства, второй вход пёрвого ЬУМматора-вычитател соединен с выходом элемента И, первый вход под ключен к, выходу второго коммутирующего блока, а второй вход - к запрещающему входу устройства, управл ющие входы первого и третьего сумматороввычитателей соединены с п тым управл ющим входом устройства, второй вход третьего сумйатора-вычитател подключен к первому разрешамщему ВХОДУ устройства f2J . ; . . Однако структура такого устройства не приспособлена дл вычислени произведени двух двричных чисел за одну Операцию. . . : , - ..„,;„.--,-, изобретени вл етс расширение функциональных возможностей арифыгё и:чёского устройства за счет . йычйспейй произведени двух двоич;ных чисел за одну операцию , .Поставленна цель достигаетс тем что в арифметическое устройство, соде| )жащёе три сдвйговых perncfipaV два коммутирхющих блока, три сумматора1вычитателй и элемент И, разр дные вьЛходы первого и второго Ьдвиговьрс регистров соединены с соответст вующими входами соответственно первого и второго коммутируёилх блоков, управл ющие входы которых подключены к первому управл ющему устройст ва, выводы Мпадййх разр дов каждого из сдви1чэвых регистров подключены к. первым входам соответствующих суилато 5ов-вычислйтелей , выходы которых вл ютс выходгсми устройства и подключены , к входам старших разр дов со
746508 ответствующих сдвиговых регистров и-ко второму, третьему и четвертому управл ющим входам устройства, второй вход первого сумматора-вычитател соединен с выходом элемента И, пбрвый вход которого подключен к выходу второго коммутирующего блока, а второй вход - к запрещающему входу Стройства, управл ющие входы первого и третьего сумматоров-вычитателей соединены с п тыми управл ющим входом устройства, второй вход третьего ,румматора-вычитател подключен к первому разрешающему входу устройстВга, доп:сшните ьно введены второй и третий элёменты И, выходы которых соединены соответственно со вторым и управл ющим Уходом второго сумматора-вычитатед , а вторые входы со вторым и первым разрешающиг ш входами устройства , первый вход второго элемента И соединен с выходом первого кбм лутирующёго блока, первый вход третьего элемента И - с шестым управл ющим SSfefloM yc ipbl&cTBa. На чертеже показана структурна схема арифме йчёск6го устройства. Устройство содержит входы 1, 2, 3, 4, 5,„ б, 7 и 8, выходы устройства 9, 10 и 11, первый коммутирующий блок 12, второй сумматор-вычитатель 13, второй ког о тирующий блок 14, первый сдвиговый регистр 15, второй сдвиговый регистр 16, третий сдвиговый регистр 17, первый сумматор-вычитатель 18, первый ЗЯемёнт 19 И, третий сумматор-вычитатель 20, второй элемент 21 И, третий элемент 22 И, заНрещающий вход 23 устройства. Предлагаемое устройство работает следующимобразом. При выполнении преобразовани координат , построени вектора и вычисл-ени обратного значени на входы 8 и .7 из блока управлени поступают сигналы разрешени , которые посто нно присутствуют при выполнении указанных операций.. Этими сигналами разрешени обеспечиваетс св зь выхода кок1мутатора 12 со вторым входом сум .мэЗРОра-вычитател ; 13 и св зь управл ющего входа сумматора-вычитател 13 со входом устройства 6. При знгч.ислении произведени на вход 1 поступают управл ющие.сигналы, по которым в коммутаторах 12 и 14 осуществл готсд сдвигы вправо чисел, содержа14йхс в сдвиговых регистрах 15 и 16, а на вход 5 подаетс сигнал зайрета. В блоке управлени вход б Устройства соедин етс с входом устройства 8 и на оба эти входа подаетс упраЪл юйий оператор, получаемый на выходе устройства 11 и анализируемый в блоке управлен.и . На вход 7 устройства полаетс из устройства управлени сигнал запрета только на втором шаге вычислени . В исходном состо нии множимое А содержитс в сдвиговом регистре 15, множитель В - в сдвиговом регистре 17 а сдвиговый регистр 16 находитс в нулевом состо ний. В процессе вычислени в сдвиговом регистре 16 происходит накопление сдвинутых множимах и в конце вычислени содержитс окончательный результат. При пбдаче на вход 5 сигнала Зап рет , на второй вход сумматораЧвычйтател 18 с выхода элемента И 19 поступает сигнал, равный нулю. Благодар этому множимое Л, поданноена вход 2, в процессе вычислени сохран етс в сдвиговом регистре 15 неизменным при установках сумматора-вычитател 18 как на сложение, так и на вычитание . Управл ющий оператор устанавливает сумматор-вычитатель 13 на противоположное действие по сравнению с сумматорами-вычитател ми 18 и 20. Вычисление произведени Z А В выполн етс за (п + 1) шагов, где И - число разр дов в сдвиговых регист рах арифметического устройства. На первом шаге провер етс знак ; умножител В. Из устройства управлени на управл ющие входы 6 и 8 поступает сигнал запрет.а. Этот сигнал закрывает элемент. 21 И и 22 И и устанавливает сумматор-вы1йтатель 20 на сложение . На второй вход су№ атора-вычитател 13 поступает О, сдвиговый регистр 16 при выполнении первого шага продолжает сохран ть нулевое состо ние , значение сигнала на входе 7 устройства при выполнении первого шага безразлично. На вход 7 устройства из блока пам ти поступает константа 2, котора суммируетс сумматором- вычитателём .20 с множителем В, наход щимс в сдви jTOBOM регистре 17. На выходе 11 сумматора-вычитател 20 образуетс сумм Bi В + 2°, котора вновь засылаетс в сдвиговый регистр 17. В :завйсимости от BI О или Bj О в устройст ве управлени определ етс значение управл ющего оператора , дл второго шага. ро, j i, Ьо, гоНа втором шаге выполн етс коррек ци множител А в зависимости от зна чени 1 СО, 1 ., Из блока управлени на вход 7 поступает сигнал запрета, устанавливающий сумматор-вычитатель 13 на вычитание а на входы 6 и 8 по тупает управл ющий оператор Е, 1При О (В 0), элемент 21 И закрыт, множимое А на второй вход Ьумматора-вычитател 13 не поступает й сдвиг оВыЙ регистр 16 продолжает сохран ть нулевое состо ние. При 1 (В 0), элемент 21 И открыт, множимое без сдвига поступает на вто ой вход сумматора-вычитател 13 и ычитаетс из нул , содержащегос до этого в сдвиговом регистреi16. Полученный дополнительный код множимого Адоп вновь поступает в сдвигойый регистр 16, определ содержимое Ьдвигового регистра 16 после выполнени 2-го шага как О - g, 1 А E,Aдof,. Управл ющее воздействие , подана ное на вход 6, выполн ет соответствующую установку сумматора-вычитател 20 сложение вычитание На вход 7 из блока пам ти ,Т1Оступает число и на выходе 11 /cynMator Ьа-вычитател 20 образуетс число В2 BI -s gnBi-2, которое вновь поступает в сдвиговый регистр 17. Знак этого числа при по влении его на выходе 11 анализируетс в блоке управлени и определ ет управл ющий оператор кп третьего шага. Начина с третьего шага в коммутирующем блоке 12 происход т сдвиги мне-; жимого А вправо на каждом шаге на один разр д, в сдвиговом регистре 16 накапливаетс произведение, а на вход 7 из блока управлени подаетс сигнал 1азрешени . В резуль1ате выполнени 3-го шага в сдвиговом регистре 17 имеет место сумма J Дл определени управл ющего воздействи следующего (четвертого) шага из блока пам ти на вход 7 поступает число 2, на выходе сумматора-вычислител 20 образуетс число В Eg -singBa-a-, которое снова записываетс в двйговнй регистр 17. После выполнени (п + 1) шагов, где п равно числу разр дов в сдвиговых регистрах арифметического устройства , в сдвиговом регистре 16 содержитс произведение Z А-В при изменении сомножителей и результата в пределах , ,-4i В конце опёрац1 И результат Z может быть выведен по линии 11. Эффективность изобретени |заключ1аетс в расширении функциональных возможностей арифметического устройства за счет вычислени произведени двух двоичных чисел за одну операцию, достигаемом за счет незначительного увеличени затрат оборудовани .Формула изобретени Арифметическое устройство, содержащее три сдвиговых регистра, два коммутирующих блока, три сумматора-вычитател и элемент И, причем разр дные вйходы первого и второго сдвиговых регистров соединены с соответствующими входами соответственно первого и второго коммутирующих блоков, упра л ющие входы которых подключены к пе вому управл ющему входу устройства, вйхъды младших равр дов каждого из сдвиговых регистров п&дключены,к пер ВйЖ входам соответствующих сумматоров вычитателей, выходы которых вл ютс выходами устройства, и подключены к. входам старших разр дов соответству ющих сдвиговых регистров и ко второму/ третьему и четвертому управл ющим входам устройства, второй вход йё|Увого Ьумматора-вычйтател соединен с выходом элемента И,-первый вхо «оторото подключен к выходу второго коммутирующего блока, а второй, вход к запрещающему входу устройства,vyn; равл ющйе входы пёрйого и третьего сумматоров-вычитателей соединены с п тым управл ющим входом устройства, второй вход третьего сумматора-вычитател подключен к первому разрешающему входу устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет вычислени произведений двух двоичных чисел за одну операцию, в него введены второй и третий (эпементы и, выхода которых соединены соответственно со вторым и управл ющим входом второго сумматоравычитател , а вторые входы - со вто рым и первым разрешающими входами устройства, первый вход второго ;3йе мента И соединен с выходом первого коммутирующего блока, первый вход третьего элемента И - с шестым управл ющим входом устройства. ,- - -. Источники информации, прин тые во внимание при экспертизе 1.Y.E.Voider The CORDIC trigonometric computing technique . IRE Transactions on Electronic Computers, VEC-8, 1959, №3. 2,Авторское свидетельство СССР 547765, кл. G Об F 7/38, 1977.