маемый код в код или О, триггер со счетным входом дл образовани контрольного кода выдаваемой информации и дл контрол принимаемой инфйрмации, сче чик разр дов числа, счетчик и дешифратор количества ошибок, регистр хранени номера искаженного разр да и дешифратор этого номера 2. Основным недостатком этого устройст ва вл етс пониженна достоверность преобразовани параллельного кода в последовательный при выдаче информации и соответственно последовательного кода в параллельный при приеме информацииз об условленна применением сдвигового регистра , надежность функционировани кото рого в каждом такте св зи зависит от ис правности срабатывани практически каж дого его элемента. Недостаточна дост,о верность передачи информации в данном устройстве определ етс также тем, что при приеме сообщени данные в триггер контрол на четность ответвл ютс со входа сдвигового регистра, при этом правильное срабатывание контрол вл етс всего лишь необходимым, но недостаточным условием дл безошибочной установки прин того кода на трштерах сдвигового регистра. Недостатки данного устройства, заключаютс также в невозможности диагностировани неисправного узла, разрушении информации в регистре после выдачи слова , обусловленное спецификой работы сдвигового регистра, что, в свою очередь, ис штючает возможность оперативного повторени передачи слова, искаженного много кратной ошибкой. Наконец, использование дл перекодировки двоичного кода в коррел ционный парафазный код специального шифратора вл етс неоправданным,- так как при наличии триггеров эта процедура может быть выполнена за счет одновременного считывани состо ни триггера с его единичного и нулевого выходов. Цель изобретени - повышение досто- вёрнсюти. Указанна цель достигаетс тем что в устройство дл кодировани и декодировани последовательного кода с коррекцией одиночных ошибок, содержащее регистр , триггер проверки на четность, вход ной дешифратор, счетчик количества ошибок , дешифратор количества ошибок, счетчик разр дов числа, дешифратор номера разр да числа и регистр хранени номера искаженного разр да, причем первый выХОД входного дешифратора соединен со входом счетчика количества ошибок, выход которого соединен с первым входом дешифратора количества ошибок, выход счетчика разр дов числа соединен с первым входом регистра хранени номера искаженного разр да, входы входного дешифратора вл ютс информационными входами устройства, введены блок сравнени , входной и выходной коммутаторы, причем первый ;г второй выходы выходного коммутатора вл ютс выходами устройства, первый выход выходного коммутатора соединен с первым входом блока сравнени , выход которого соединен со счетным входом триггера проверки на четность, первый выход триггера проверки на четность соединен с первым входом выходного коммутатора и ср вторым входом дешифрато ра количества ошибок, выход которого соедршен с первыми входами входного коммутатора и дешифратора номера разр да числа , первый и второй выходы входного коммутатора соединены соответственно со вторым входом блока сравнени и с первым входом регистра, выход которого соединен с информационным входом выходного коммутатора, второй выход триггера проверки на четность соединен со вторым входом выходного коммутатора, первый, второй и третий выходы- дешифратора номера разр да числа соединены соответственно с гротьим входом дешифратора количества ошибок, со вторым входом входного коммутатора, с третьим, входом выходного коммутатора, кроме того, первый выход дешифратора номера разр да числа соединен с третьим входом блока сравнени , первь«й и BTOpoii выходы входного дешифратора соединены соответственно со вторым входом регистра хранени номера, искаженного разр да и с третьим входом входного коммутатора, выход регистра хранени номера исках-енного разр да соединен со вторым входом дешифратора номера разр да числа, третий и четвертый входы которого соединены соответственно с выходом счетчика разр дов числа и с управл ющим входом устройства. На чертеже приведена структурна схе а предлагаемого устройства. Устройство содержит регистр 1, триг ер 2 проверки на четность, входной дешифатор . 3, счетчик 4 количества ошибок. ешифратОр 5 количества ошибок,счетчик разр дов числа, дешифратор 7 номера азр да числа, регистр 8 хранени номера скаженного разр да, входной коммутатор 9, .выходной KOMMyfarop 10, блок 11 сравнени , шину 12 Передача и передающую 13 и приемную 14. двухпроводные пинии св зи. Входы входного дешифратора 3 соединены с приемной линией св зи 14, его первый выход Соединен со вторым входом регистра 8 хранени номера искаженного разр да, у которого первый вход соединен с выходом счетчика 6 разр дов числа, и входом счетчика 4 количества ошибок, выход которого соединен с первым входом де шифратора 5 количества ошибок. Первый вход дешифратора 7 номера разр да числа соединен с выходом дешифратора 5 количества ошибок, к которому также подключен первый вход входного коммутатора 9, его второй вход - с выходом регистра 8 хранени номера искаженного разр да, третий вход - с выходо счетчика 6 разр дов числа и четвертый вход - с управл ющим входом шины 12 Передача. Второй вход входного коммутатора 9 поразр дно соединен с шинами первого вы хода дешифратора 7 номера разр да числа , его третий вход - со вторым выходам входного дешифратора 3, а второй выход поразр дно - с единичными входами триггеров регистра 1, Первый и второй входы выходного ком мутатора 10 соединены соответственно с единичным и нулевым выходами триггера 2 проверки на четность, а первый и второй выходы с передающей линией 13 св зи. Третий вход выходного коммутатора 10 поразр дно соединен с шинами второго выхода дешифратора 7 номера разр да числа, его информационный вход также поразр дно соединен единичными выходам триггеров регистра i. Первый вход блока 11 сравнени соединен с первым выходом выходного комм татора 10, второй вход со вторым выходом входного коммутатора 9, третий вход с пер . - .- вым выходом дешифратора 7 номера разр да числа, к которому также подключен третий вход дешифратора 5 количества ошибок. Выход блока 11 сравнени соединен со счетным входом триггера 2 проверки на четность. единичный выход которого также соединен „ со вторым входом дешифратора 5 количества ошибок. Устройство работает следующим образом . 7 76 При выдаче информации на регистре 1 устанавливаетс код передаваемого сообщени . При этом поразр дно на информационном входе выходного коммутатора 10 с единичных и нулевых плеч триггеров регистра 1 в соответствии с заданным кодом устанавливаютс открывающие и закрывающие потенциалы. Если триггер i -го разр да в регистре 1 находитс в единичном состо нии, то по этому разр ду на второй и третий входы выходного коммутатора 10 поступают соответственно открывающий и закрывающий потенциалы , если триггер находитс в нулевом состо нии, то по этому разр ду удерживаютс соответственно закрывающий и от крываюший потенциалы. Перед началом выдачи информации на счетчике 6 разр дов числа устанавливаетс код П , соответствующий количеству информационных разр дов в передаваемом сообщении. Далее на управл ющий вход дешифратора 7 номера разр да числа по шине 12 Передача поступает первый тактируюший сигнал. В соответствии с расшифрованным состо нием счетчика 6 дешифратор 7 вырабатывает на третьем выходе сигнал, который, поступа на третий вход выходного коммутатора 10, опрашивает состо ние триггера первого разр да регистра 1, При этом, если этот триггер находитс в нулевом состо нии, то на первый и второй выходы выходного коммутатора Ю выдаетс код 1, если триггер находитс в состо нии I, то на этих же выходах по вл етс код Ю . Далее выработанна кодова посылка поступает в передающую линию св аи 13. Аналогичным -образом срабатывают последующие тактирующие сигналы, поступающие по шине 12 Передача. Каждый из этих сигналов вычитает едшщу из состо ни счетчика 6 разр дов числа (эта цепь на схеме не показана), в результате чего дешифратор 7 на своем втором выходе вырабатывает сигналы, последовательно оп- рашивающие состо ние триггеров регистра 1 от первого до последнего информационного разр да. Одновременно подаетс сигнал с первого выхода выходного коммутатора 10 на первый вход блока 11 сравнени , который при отсутствии сигналов на его втором и третьем входах (что определ етс соответственно режимом выдачи информации и выдачей информационных разр дов) по каждой кодовой посылке 10 пропускает сигнал на свой выход, переключа триггер 2 в протнвололожное состо ние, что, в свою очередь, определ ет четность количества «единиц в переданном слове. После выдачи состо ни триггеров всех Y информационных разр дов на счетчике количества разр дов устанавливаетс код О-ОО, при котором дешифратор 7 вырабатывает последний выдающий сигнал. Этот сигнал опрашивает состо ние триггера 2, который к этому- моменту времени хранит информацию, полностью соответствующую четности количества единиц в переданном слове. Если число единиц в пере данном слове четно, то триггер 2 находитс в нулевом состо нии и в последней (контрольной) посылке в передаваемую ли нию св зи 13 передаетс код Ol. Если число единиц в слове нечетно,то триггер 2 находитс в единичном состо НИИ и в контрольной посылке передаетс код 10. При коде О-ОО на счетчике 6 разр дов числа дешифратор 7 вырабатывает ситнал также на свой первый выход, который, поступа на третий вход блока сравнени 11 (независимо от информации, поступающей на его первый вход с выхода выходного коммутатора 1Q, т„е, даже при считывании единичного состо ни триггера 2), блокирует прохождение сигналов на счетный вход триггера 2, что сохран ет его состо ние, а следовательно, и результат контрол до начала выдачи следующего слова. При приеме слова в устройство в зави симости от нулевого или единичного значени информации разр да, передаваемой в данной посылке, на вход входного дешиф ратора 3 из приемной линии 14 св зи последовательно поступают кодовые посылки 01 или Ю. Дешифратор 3 преобра зует эти посылки в двоичный код. Причем если на вход дешифратора 3 поступает код 10, то на его второй выход выдаетс сигнал, который далее поступает на третий вход входного коммутатора 9, еели же не поступает код 01, то на выход дешифратора 3 сигнал не выдаетс . Управление установкой принимаемой информации, также как и при выдаче информации осуществл етс дешифратором 7 номера разр да, который расшифровывает состо ние счетчика 6, ведущего подсчет количества прин тых разр дов числа. Перед началом приема очередного слова регистр 1 и триггер 2 проверки на четность устанавливаютс в О, а на счетчике 6 количества разр дов числа устанавливаетс код n + l, который на единицу превышает код, устанавливаемый на этом счетчике в режиме выдачи информации . При приеме по каждому тактирующему сигналу, поступающему по шине 12 Передача , дешифратор 7 в зависимости от состо ни счетчика 6 вырабатывает на шины своего первого выхода сигналы, которые поразр дно поступают на первый ВХОД входного коммутатора 9. Этот блок в соответствии с номером разр да числа разрешает прохождение сигнала со второго выхода входного дешифратора 3 на один из своих выходов. Если с выхода входного де- ш{4ратора 3 поступил сигнал, чтосоответст вует приему кода 10, товмомент тактировани со второго выхода входного коммутатора 9 на единичный вход регистра 1, соответствующий номеру разр да числа, подаетс сигнал, который переключает этот триггер в единичное состо ние. Если же со второго выхода дешифрачора 3 сигнал не выдаетс , что соответствует приему кода 01, то на выход входного коммутатора 9 сигнал также не выдаетс , в результате чего триггер регистра 1 в соответствующем разр де остаетс в нулевом состо нии. Одновременно с управлением установкой принимаемой информации дешифратор 7 номера разр да числа вырабатывает сигналы по третьему выходу, что обеспечивает последовательное считывание на контроль состо ни триггеров регистра 1, которое осуществл етс непосредственно после установки на них прин того кода. При этом возбуждение шин на втором выходе дешифратора 7, ввиду сдвша исходного кода на счетчике разр дов числа 6, происходит с отставанием на единицу относительно возбуждени шин на третьем выходе этого дешифратора. Так при коде П +1 на счетчике б на третьем выходе дешифратора 7 возбуждаетс перва шина, что обеспечивает соответствующую установку триггера первого разр да регистра 1, а на втором выходе дешифратора 7 вообще не возбуждаетс ни одна шина. При коде и на счетчике 6 на третьем вьосоде дешифратора 7 возбуждаетс втора шина, а на втором выходе перва , что соответственно обеспечивает прием информации во второй разр д регистра 1 и опрос состо ни триггера первого разр да регистра 1, в которое он был установлен в предыдущем такте св зи, В случае единичного состо ни триггера первого разр да в момент опроса на первый выходcode to code or O, a trigger with a counting input to form a control code of the output information and to control the received information, a number digits counter, a counter and a decoder of the number of errors, the distorted bit number storage register and a decoder of this number 2. The main disadvantage of this the device is reduced reliability of converting a parallel code to a serial one when issuing information and, accordingly, a serial code to a parallel one when receiving information about the conditional use shift register, the reliability of which in each communication cycle depends on the accuracy of the operation of almost every element of it. The lack of accessibility of the transmission of information in this device is also determined by the fact that when a message is received, data is sent to the trigger of the parity check from the input of the shift register, while correct operation of the control is only a necessary but not sufficient condition for an error-free installation. the same code on the shift register shift register. The drawbacks of this device are also the impossibility of diagnosing a faulty node, the destruction of information in the register after the word is issued, due to the specifics of the shift register, which, in turn, hampers the possibility of prompt repetition of the word distorted by multiple error errors. Finally, the use of a special encoder for transcoding a binary code into a correlation paraphase code is unjustified, since, if there are triggers, this procedure can be performed by simultaneously reading the trigger state from its single and zero outputs. The purpose of the invention is to enhance the reach. This goal is achieved by having a device for encoding and decoding a sequential code with single error correction, containing a register, a parity check trigger, an input decoder, an error count, an error decoder, a number digit counter, a number digit decoder, and a register storing the number of the distorted bit, the first output of the input decoder is connected to the input of the counter of the number of errors, the output of which is connected to the first input of the decoder of the number of errors, the output of the counter As the number bits are connected to the first input of the storage register of the distorted bit number, the inputs of the input decoder are the information inputs of the device, the comparison unit, the input and output switches are entered, the first; the second outputs of the output switch are the outputs of the device, the first output of the output switch connected to the first input of the comparison unit, the output of which is connected to the counting input of the parity check trigger, the first output of the parity check trigger is connected to the first input of the output comm utatora and cp the second input of the error number decoder, the output of which is connected to the first inputs of the input switch and the decoder of the digit number of the number, the first and second outputs of the input switch are connected respectively to the second input of the comparator and the first input of the register, the output of which is connected to the information input output switch, the second output of the parity check trigger is connected to the second input of the output switch, the first, second and third outputs of the decoder of the digit number of the number are connected, respectively with the second input of the output switch, with the second input of the input switch, with the third, input of the output switch, and the first output of the decoder of the number of the digit of the number is connected to the third input of the reference unit, the first and the BTOpoii outputs of the input decoder are connected respectively to the second the input of the storage register of the number distorted by the bit and with the third input of the input switch, the output of the register of the storage of the number of the digit that was found is connected to the second input of the digit decoder of the number of the number, the third and the fourth The inputs of which are connected respectively to the output of the digit digit counter and to the control input of the device. The drawing shows the structural scheme of the proposed device. The device contains a register 1, a par 2 parity check, an input decoder. 3, counter 4 the number of errors. error number 5, number bit counter, 7 code number decoder, number 8 register of the said bit number, input switch 9, output KOMMyfarop 10, block 11 comparison, bus 12 Transmit and transmit 13 and receive 14. two-wire pines connection. The inputs of the input decoder 3 are connected to the receiving link 14, its first output is connected to the second input of the register 8 for the distorted bit number, whose first input is connected to the output of the counter 6 bits of the number, and the input of the counter 4 of the number of errors whose output is connected with the first input de encoder 5 number of errors. The first input of the decoder 7 of the digit number is connected to the output of the decoder 5 number of errors, to which the first input of the input switch 9 is also connected, its second input - with the output of the register 8 of the distorted bit number, the third input - from the output of the counter 6 digit bits and the fourth input is with the control input of the bus 12 Transmission. The second input of the input switch 9 is bitwise connected to the first output buses of the decoder 7 of the digit number of the number, its third input is connected to the second outputs of the input decoder 3, and the second output is bitwise to the single inputs of the register 1 triggers The mutator 10 is connected to the single and zero outputs of the parity check 2, respectively, and the first and second outputs to the transmission link 13. The third input of the output switch 10 is bitwise connected to the buses of the second output of the decoder 7 of the digit number of the number, its information input is also bitwise connected to the single outputs of the triggers of register i. The first input of the comparator unit 11 is connected to the first output of the output switch 10, the second input with the second output of the input switch 9, the third input with the trans. - .- output of the decoder 7 of the digit number of the number, to which the third input of the decoder 5 is also connected to the number of errors. The output of the comparator unit 11 is connected to the counting input of the parity check 2. a single output of which is also connected to the second input of the decoder 5 of the number of errors. The device works as follows. 7 76 When issuing information in register 1, the code of the transmitted message is set. At the same time, the opening and closing potentials are set at the information input of the output switch 10 from the unit and zero arms of the triggers of register 1 in accordance with the specified code. If the trigger of the i-th bit in register 1 is in a single state, then according to this bit, the second and third inputs of the output switch 10 are received respectively by opening and closing potentials, if the trigger is in the zero state, then this bit is kept respectively closing and opening potentials. Before the beginning of the issuance of information on the counter 6 digits of the number, the code P is set, corresponding to the number of information bits in the transmitted message. Next, the control input of the decoder 7 of the digit number on the bus 12 Transmission receives the first clock signal. In accordance with the decoded state of the counter 6, the decoder 7 generates a signal at the third output, which, arriving at the third input of the output switch 10, polls the trigger state of the first register bit 1, In this case, if this trigger is in the zero state, then The first and second outputs of output switch Yu are given code 1, if the trigger is in state I, then the code Yu appears on the same outputs. Next, the generated code message arrives at the transmission line of the link 13. In a similar way, the following clock signals are triggered via the bus 12 Transmission. Each of these signals subtracts the unit from the counter of 6 digits of the number (this circuit is not shown in the diagram), as a result of which the decoder 7 at its second output produces signals that successively check the state of the triggers of register 1 from the first to the last information bit Yes. At the same time, a signal is supplied from the first output of the output switch 10 to the first input of the comparator unit 11, which, in the absence of signals at its second and third inputs (which is determined respectively by the mode of information output and outputting information bits), passes through each code send 10 to its output , switching trigger 2 to the protolvolozhny state, which, in turn, determines the parity of the number of "units in the transmitted word. After issuing the state of the triggers of all Y data bits, the O-OO code is set on the counter of the number of bits, at which the decoder 7 generates the last output signal. This signal polls the state of flip-flop 2, which by this point in time stores information that fully corresponds to the parity of the number of units in the transmitted word. If the number of units in the word is even, then the trigger 2 is in the zero state and in the last (control) message, the transmitted code 13 transmits the code Ol. If the number of units in the word is odd, then trigger 2 is in the unit state of the SRI and code 10 is transmitted in the control message. With the O-OO code on the counter 6 bits of the number, the decoder 7 produces a sitnal also at its first output, which, arriving at the third input comparator unit 11 (regardless of the information received at its first input from the output of output switch 1Q, i.e., even when reading a single state of trigger 2), blocks the passage of signals to the counting input of trigger 2, which preserves its state, and therefore, the result is also trolley bus prior to the issuance of the next word. When a word is received into the device, depending on the zero or single value of the information of the bit transmitted in this parcel, the code parcels 01 or Y are sequentially received at the input of the input decoder 3 from the receiving link 14 of the communication line. The decoder 3 converts these parcels into binary code. Moreover, if code 10 arrives at the input of the decoder 3, then a signal is output to its second output, which then goes to the third input of the input switch 9, but if code 01 does not arrive, then the output of the decoder 3 does not output the signal. The installation of the received information is controlled, as well as when the information is output, by the decoder 7 of the bit number, which deciphers the state of the counter 6, which counts the number of received bits of the number. Before receiving the next word, register 1 and parity check trigger 2 are set to O, and on the counter 6 of the number of digits in the number, the code n + l is set, which is one greater than the code set on this counter in the information output mode. When received for each clock signal received via bus 12 Transmit, decoder 7, depending on the state of counter 6, generates signals on its first output bus that are received at the first IN input of the input switch 9. This block corresponds to the digit number of the number permits the passage of a signal from the second output of the input decoder 3 to one of its outputs. If a signal is received from the input of the {4rato 3 signal, which corresponds to the reception of code 10, the clocking time from the second output of the input switch 9 to the single input of register 1, corresponding to the number of the digit of the number, is given a signal that switches this trigger to a single state . If the signal is not output from the second output of the decoder 3, which corresponds to the reception of code 01, then the signal is also not output to the output of the switch 9, with the result that the trigger of register 1 in the corresponding bit remains in the zero state. Simultaneously with the control of the installation of the received information, the decoder 7 of the digit number of the number generates signals on the third output, which ensures sequential reading for control of the state of triggers of register 1, which is carried out immediately after the received code is installed on them. At the same time, the tires are excited at the second output of the decoder 7, due to the source code on the counter of digits of number 6, lagging by one relative to the excitation of the tires at the third output of this decoder. So, with the code P +1 on the counter b, the first output of the decoder 7 excites the first bus, which ensures the proper setting of the first register trigger 1, and the second output of the decoder 7 excites no bus at all. In the code and on the counter 6, the second bus is energized on the third transceiver of the decoder 7, and the second output of the first bus, respectively, ensures reception of information in the second register bit 1 and polling the state of the first register trigger 1 In the case of a single trigger state of the first bit at the time of polling on the first output
выходного коммутатора 10 выдаетс сигнал , который блоком сравнени 11 пропускаетс на счетный вход триггера 2, что обеспечивает контроль на четность принимаемой информации.The output switch 10 generates a signal which is transmitted by the comparator unit 11 to the counting input of the trigger 2, which ensures the parity of the received information.
После приема, последнего ( ц-го) информационного разр да на счетчике 6 количества разр дов устанавливаетс код 1, при этом в регистре 1 принимает код всех П информационных разр дов ело-ю нию ва, а в триггер 2 контрол на четность передаетс состо ние всех триггеров регистра 1, кроме последнего (п-го). В последней (П+1)-ой посылке в устройство поступает код контрольного разр да переданного слова. Код 1, наход щийс в этот момент на счетчике 6, возбуждает на третьем выходе дешифратора 7 (И + 1)-ю шину, а на втором выходе - и -ую шину. Входной коммутатор 9 разрешает прохождение принимаемого сигнала на свой первый выход, откуда он далее поступает на второй вход блок.а 11 сравнени , Одновре- менное возбуждение И -ой шины на втором выходе дешифратора 7 опрашивает вы ходной коммутатор 10, считыва на первый вход блока 11 сравнени состо ние триггера последнего (Ц-го) разр да регистра 1. При этом на счетный вход три гера 2 блок 11 сравнени пропускает си нал только в том случае, если принимаемый код контрольного разр да слова и состо ние триггера последнего разр да регистра 1 неравнозначны, что не наруша ет правильность механизма определени четности количества единиц в переданном слове. Действительно, если после просчета состо ни триггера (И-1)-го разр да, триггер 2 находитс в нулевом состо нии , то это означает, что в ( И-)-ых разр дах числа было четное количество единиц. При этом, если триггер VI-го разр да находитс в нулевом состо нии, то в последней (контрольной) посылке в устройство должен поступить код О. В этом случае ни на первый, ни на второй входы блока 11 сравнени сигналы не поступают, соответственно триггер 2 остаетс в прежнем состо нии. Если в П -ом разр де имеет место единица, то в (11+1)-ой (контрольной) п сылке должен поступить код I. При этом на первый и второй входы блока 11 сравнени одновременно поступают сигна лы с первого выхода выходного коммута тора 10 и с первого выхода входного коммутатора 9, что также преп тствуетAfter receiving the last (c-th) information bit on the counter 6 of the number of bits, code 1 is set, in register 1 it receives the code of all N information bits in v, and the state 2 is sent to trigger 2 of the parity check all triggers of register 1, except the last (n-th). In the last (P + 1) -th package, the code of the control word of the transmitted word enters the device. Code 1, which is at this moment on the counter 6, excites the third output of the decoder 7 (I + 1) -th bus, and the second output - and the -th bus. The input switch 9 permits the passage of the received signal to its first output, from where it is then fed to the second input of the comparison unit. 11 Comparison. Simultaneous excitation of the AND bus at the second output of the decoder 7 interrogates the output switch 10, reading to the first input of the block 11 comparing the state of the trigger of the last (D-th) bit of register 1. At the same time, the three-digit block 2 of the comparison block 11 skips the signal if the received code of the control bit of the word and the state of the trigger of the last bit of the register 1 nera clearly, which does not violate the correctness of the mechanism for determining the parity of the number of units in the transmitted word. Indeed, if after the calculation of the state of the trigger (I-1) of the th digit, the trigger 2 is in the zero state, then this means that in the (And -) --nd digit of the number there was an even number of units. In this case, if the trigger of the VIth bit is in the zero state, then in the last (control) parcel the device should receive the code O. In this case, neither the first nor the second inputs of the comparison unit 11 receive signals, respectively the trigger 2 remains as before. If there is a unit in the Pth slot, then the (11 + 1) -th (control) link should receive code I. At the same time, the first and second inputs of the comparison unit 11 simultaneously receive signals from the first output of the output switch 10 and from the first output of the input switch 9, which also prevents
прохождению сигнала на выход этого блока , сохран прежнее состо ние триггера 2.passing the signal to the output of this block, keeping the previous state of the trigger 2.