Claims (2)
Указанна цель достигаетс тем, что устройство содержит логический блок последовательной записи числа, состо щий из двух элементов И, логический блок последовательной выдачи числа, состо щий из двух элементов И, выходы которых подключены ко входам элемента или, и коммутатор сигналов записи и сдвига, состо щий из трех элементов И и двух элементов И.ПИ, причем первые входы элементов или в коммутаторе сигналов записи и сдвига подключены к выходам соответственно первого и второго элементов И, а вторые входы - к выходу третьего элемента И, шина с;шхронизации сигналов за1тиси и сдвига подключена к первым входам элементов И коммутатора сигналов записи и сдвига, miffla управлени сдвигом на один разр д - ко вторым входам пер3 Boro и второго элементов И коммутатора сигналов записи и сдвига и к первым входам эле ментов И в логическом блоке -последовательной записи числа, шина управлени сдвигом на два разр да подключена ко второму входу третьего элемента И в коммутаторе сигналов записи и сдвига, нулевой выход триггера управлени подключен к третьему входу второго элемента И в коммутаторе сигналов записи и сдвига, второму входу первого элемента Ив логическом блоке последовательной записи числа и первому входу первого элемента И в логическом блоке последовательной выдачи чис ла, единичный выход триггера управлени подключен к третьему входу первого элемента И в коммутаторе сигналов записи и сдвига, вто: рому входу Bl-oporo элемента И в логическом блоке последовательной записи числа и первому входу второго элемента И в логическом блоке последовательной вьшэчи числа, третьи входы элементов И в логическом блоке последователь ной записи числа подключены к информационному входу устройства, выход первого элемен та И - к информационному входу второго, а выход второго элемента И - к информационно му входу первого разр да вспомогательного ре гистра пам ти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к синхронизирующим входам соответственно нечетных и четных разр дов вспомогательного регистра пам ти, выходы четного и нечетного разр дов с наибольшими номерами в основном регистре пам ти подключены ко вторым входам соответственно первого и второго элементов И в логическом блоке последовательной выдачи числа, выход элемента ИЛИ в блоке последовательной выдачи числа подключен к информационному выходу устройства . На чертеже схематически изображено четырех разр дное устройство сдвига без шин установки в ноль и без схем параллельной записи нумерации разр дов справа налево. Устройство содержит основной регистр, собранный из триггеров 1 и логических элементов И 2, 3 установки триггера в единичное и нулевое состо ние; вспомогательный регистр, собранный из триггеров 4 с логическими элементами И 5, 6 и НЕ 7 парафазной записи информаци}г; блок последовательной записи числа из логических элементов И 8, 9; комм)ггатор сигналов, записи и сдвига, собранный из двух элементов ИJB 10, 12 и трех элементов И 11, 13, 14; блок последовательной выдачи числа, собранный из одного логического элемента ИЛИ 15 и двух элементов И 16, 17; триггер 18 управлени ; шины 19 и 20 синхронизации парафазной записи и сдвига нечетных и четных разр дов (или четных и нечетных при п-нечетном ); информационный выход 21 и вход 22 устройства; шину 23 управлени записью в основной регистр пам ти и в триггер управлени ; шину 24 синхронизации сигналов записи и сдвига; шины 25 и 26 управлени сдвигом на один и два разр да соответственно; и вход 27 установки триггера управлени в ноль. Изображенное на чертеже устройство содержит только цепи параллельного сдвига на два разр да, однако они могут быть использованы дл последовательной записи и выдачи информации с шагом на один разр д. Устройство работает следуюшлм образом. При вьшолнении операции умножени на два разр да с анализом множител в старших разр дах на шину 26 подаетс сигнал разрешени сдвига на два разр да. Командный импульс сдвига подаетс на шину 24 и проходит через элементы И 14, ИЛИ 10 и ИЛИ 12, осуществл сдвиг на два разр да одновременно четных и нечетных разр дов. В первый и второй младшие разр ды вспомогательного регистра записываютс нули. По второму временному такту сдвинута информаци переписываетс в основной регистр импульсом записи, поданным на шину 23. , При выполнении операции поразр дного делени частное записываетс последовательно в регистр и продвигаетс в сторону старших разр дов со сдвигом на один разр д. Дл последовательной записи частного в регистр подаетс разрешающий сигнал сдвига на один разр д на шину 25. Триггер управлени 18 устанавливаетс в исходное нулевое состо ние подачей сигнала на вход 27. Частное подаетс на информационный вход устройства 22. Учитьша исходное состо ние триггера управлени 18, первоначально вырабатываетс сигнал записи и сдвига дл четных (нечетных) разр дов, т. е. во второй разр д записываетс старший разр д частного. По второму временному такту, поступающему на шину 23, происходит перепись информации в основной регистр , а триггер управлени переключаетс по счетному входу в единичное состо ние. В следующий цикл обработки информации вырабатываетс сигнал записи и сдвига дл нечетных разр дов, т. е. второй старший разр д частного записываетс в первый разр д устройства. В третьем цикле происходит сдвиг четных разр дов влево на два разр да (в описываемом примере второй разр д переписываетс з четвертый ) и одновременно записываетс очередной разр д частного во второй разр д устройства . В четвертом цикле происходит сдвиг нечетных разр дов (т. е. первый разр д переписываетс в третий) и одновременно записываетс четвертый старший разр д частного в первый разр д устройства. Таким образом за п двухтактных циклов частное записываетс в п-разр дный регистр. Дл последовательной вьщачи числа триггер управлени 18 устанавливаетс в исходное нулевое состо ние, что обеспечивает выдачу числа , начина со старших разр дов. Во втором цикле к блоку последовательной выдачи подключаетс второй старший разр д регистра. Таким образом, на информационном выходе устройства 22 формируетс последовательный код шсла. Если устройство содержит нечетное количество разр дов, то потенциальные входы логических элементов И 11 и И 13 подключают соответственно к нулевому и единичному входам триггера управлени 18, что обеспечивает работоспособность устройства, при этом шины 14 и 20 мен ют свое название на противоположно Предлагаемые схемные соединени в устройстве сдвига позвол ют отказатьс от цепей сдвига на один разр д, т. е. логическа схема сдвига информации упрощаетс в два раза, крю ме того расшир ютс функциональные возможности цепей сдвига и повышаетс быстродействие по сравнению с последовательным регист ром сдвига множител . Формула изобретени Устройство дл сдвига, содержащее основной и вспомогательный п-разр дные регистры пам ти , триггер управлени , шины синхронизации и управлени записью и сдвигом, причем выходы разр дов вспомогательного регистра пам ти подключены к информационным входам одноименных разр дов основного регистра пам ти, выход i-ro i l-(n-2) разр да основного ре гистра пам ти ПОДКЛЮЧИ к информа1ллонному входу (i+2)-ro разр да вспомогательного регистра пам ти, синхрюнизирующие входы всех разр дов основного регистра пам ти и счетный вход триггера управлени подключены к шине управлени записью в основной регистр пам ти , отличающеес тем, что, с целью 301рощени устройства, оно содержит логический блок последовательной записи числа, состо щий из двух элементов И, логический блок по следовательной вьщачи числа, состо ш й из двух элементов И, выходы которых подключены ко входам элемента ИЛИ, и коммутатор сигналов записи и сдвига, состо щий из трех элементов И и двух элементов ИЛИ, причем первые входы элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к выходам соответственно первого и второго элементов И, а вторые входы - к выходу третьего элемента И, шина синхронизации сигналов записи и сдвига подключена к первым входам элементов И коммутатора сигналов записи и сдвига, шина управлени сдвигом на один разр д - ко вторым входам первого и второго элементов И коммутатора сигналов защси и сдвига и к первым входам элементов И в логическом блоке последовательной записи числа, цщна управлени сдвигом на два разр да подключена ко второму входу третьего элемента И в коммутаторе сишалов записи и сдвига, нулевой выход триггера управлени подключен к третьему входу второго элемента И в коммутаторе сигналов записи и сдвига рторому входу первого элемента И в логическом блоке последовательной записи числа и первому входу первого элемента М в логическом блоке последовательной выдачи числа, единичный выход .триггера управлени подключен к третьему входу первого элемента И в коммутаторе сигналов записи и сдвига, второму входу второго элемента И в логическом блоке последовательной записи числа и первому входу второго элемента И в логическом блоке последовательной выдачи числа, третьи входы элементов И в логическом блоке последовательной записи числа подключены к .информационному входу устройства , выход первого элемента И - к информационному входу второго, а выход второго элемента И - к информационному входу первого разр да вспомогательного регистра пам ти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к синхронизирующим входам соответственно нечетных и четных разр дов вспомогательного регистра пам ти, выходы четного и нечетного разр дов с наибольшими номерами в основном регистре пам ти подключены ко вторым входам соответственно первого и второго элементов И в логическом олоке последовательной вьщачи числа, выход элемента ИЛИ в блоке последовательной выдачи числа подключен к информационному выходу устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР W 396719, кл. G 11 С 19/00. 05.01.71. This goal is achieved in that the device contains a logical block of sequential recording of a number consisting of two AND elements, a logical block of sequential output of a number consisting of two AND elements whose outputs are connected to the inputs of the element or, and a switch of the recording and shift signals The first inputs of the elements or in the switch of the recording and shift signals are connected to the outputs of the first and second elements AND, and the second inputs to the output of the third element AND, on c; sync and shift signals are connected to the first inputs of the AND elements of the recording and shift signals, miffla shift control by one bit to the second inputs of the first Boro and the second elements AND of the recording and shift signals and to the first inputs of the elements And logical block - sequential recording of the number, two-bit shift control bus is connected to the second input of the third element AND in the recording and shift signal switch, zero control trigger output is connected to the third input of the second element AND in the switch The torus of the recording and shift signals, the second input of the first element Iv to the logical block of sequential recording of the number and the first input of the first element I in the logical block of sequential output of the number, the unit output of the control trigger is connected to the third input of the first element I in the switch of the record and shift signals, To the input of the Bl-oporo element And in the logical block of the sequential recording of the number and the first input of the second element And in the logical block of the consecutive higher numbers, the third inputs of the And elements in the logical block of The number is connected to the information input of the device, the output of the first element I to the information input of the second, and the output of the second element I to the information input of the first bit of the auxiliary memory register, the outputs of the first and second elements OR in the recording signal switch and the shift are connected to the synchronization inputs of the odd and even bits of the auxiliary memory register, respectively; the outputs of the even and odd bits with the largest numbers in the main memory register are connected to the second input am, respectively, of the first and second elements AND in the logical block of sequential output of a number, the output of the element OR in the block of sequential output of a number is connected to the information output of the device. The drawing shows schematically a four bit shifter without installation buses to zero and without parallel writing numbering schemes from right to left. The device contains a main register, assembled from triggers 1 and logic elements And 2, 3 setting the trigger in one and zero state; auxiliary register assembled from flip-flops 4 with logic elements AND 5, 6 and NOT 7 paraphase recording information} g; block sequential record of the number of logical elements And 8, 9; comm) signal generator, recording and shift, assembled from two elements IJB 10, 12 and three elements And 11, 13, 14; block sequential issue of a number of one logical element OR 15 and two elements AND 16, 17; control trigger 18; buses 19 and 20 of synchronization of paraphase recording and shifting odd and even bits (or even and odd with n-odd); information output 21 and device input 22; a write control bus 23 to the main memory register and to the control trigger; bus 24 synchronization signals write and shift; one and two bit shift control buses 25 and 26, respectively; and input 27 of the control trigger setting to zero. The device shown in the drawing contains only parallel-shift circuits by two bits, however, they can be used for sequential recording and outputting information in increments of one bit. The device works in the following way. When performing the operation of multiplying by two bits with the analysis of the multiplier in the higher bits on the bus 26, a shift resolution signal by two bits is sent. A shift command pulse is applied to bus 24 and passes through the elements AND 14, OR 10 and OR 12, shifting two bits of even and odd bits at the same time. Zeros are written to the first and second low bits of the auxiliary register. At the second time step, the information is shifted is rewritten to the main register by a write pulse applied to the bus 23. When performing a bit division operation, the private is written sequentially to the register and is moved to the high bits with a shift by one bit. A shift enable signal is applied one bit per bus 25. Control trigger 18 is set to the initial zero state by applying a signal to input 27. The private trigger is applied to the information input of device 22. The initial state of the control trigger 18 is initially generated, the write and shift signal is generated for even (odd) bits, i.e. the high bit is recorded in the second bit. In the second time step received on bus 23, the information is copied to the main register, and the control trigger switches on the counting input to the one state. In the next information processing cycle, a write and shift signal is generated for odd bits, i.e. the second most significant bit of the private bit is written to the first bit of the device. In the third cycle, even bits are shifted to the left by two bits (in the example being described, the second bit is rewritten in the fourth) and the next bit in the second bit of the device is also recorded. In the fourth cycle, an odd bit shift occurs (i.e., the first bit is rewritten to the third) and the fourth most significant bit of the quotient in the first bit of the device is recorded at the same time. Thus, for n push-pull cycles, the quotient is written in an n-bit register. For a successive number of numbers, the trigger 18 is set to the initial zero state, which ensures the output of the number, starting with the highest bits. In the second cycle, the second most significant bit of the register is connected to the sequential output unit. Thus, at the information output of the device 22, a serial code of the code is generated. If the device contains an odd number of bits, the potential inputs of the logic elements 11 and 11 are connected respectively to the zero and single inputs of the control trigger 18, which ensures the operability of the device, and the buses 14 and 20 change their name to the opposite. the shift device is allowed to abandon the shift chains by one bit, i.e., the logical scheme of the information shift is simplified by two times, in addition, the functionality of the shift chains and increased with speed compared to serial shift registers of the multiplier rum. Formula of the invention A device for shifting containing main and auxiliary p-bit memory registers, control trigger, synchronization and write and shift control bus, with the outputs of the bits of the auxiliary memory register connected to the information inputs of the same bits of the main memory register, output i-ro i l- (n-2) bit of the main memory register CONNECT to the information input (i + 2) -ro size of the auxiliary memory register, synchronizing inputs of all bits of the memory main register and the trigger input trigger The control server is connected to the write control bus in the main memory register, characterized in that, in order to simplify the device, it contains a logical block for sequential writing a number consisting of two AND elements, a logical block of consecutive number consisting of two And elements whose outputs are connected to the inputs of the OR element, and the switch of the recording and shift signals consisting of three AND elements and two OR elements, the first inputs of the OR elements in the switch of the recording and shift signals connected to the outputs Actually, the first and second elements are And, and the second inputs are to the output of the third element And, the synchronization bus of the write and shift signals is connected to the first inputs of the AND switches of the recording and shift signals, the shift control bus one bit to the second inputs of the first and second elements And the switchboard of the protection and shift signals and to the first inputs of the elements And in the logical block of sequential recording of the number, the control of the shift by two bits is connected to the second input of the third element And in the switch of the write and shift shears, zero The second control trigger output is connected to the third input of the second element AND in the switch of recording and shifting signals to the first input of the first element AND in the logical block for sequential writing the number and the first input of the first element M in the logical block for sequential number output, the single output of the control trigger with the third input the first element And in the switch signal recording and shift, the second input of the second element And in the logical block of the sequential recording of the number and the first input of the second element And in the logical the serial output of the number, the third inputs of the And elements in the logical block of the sequential recording of the number are connected to the information input of the device, the output of the first I element to the information input of the second, and the output of the second I element to the information input of the first bit of the auxiliary memory register, outputs the first and second elements OR in the switch of the write and shift signals are connected to the clock inputs of the odd and even bits of the auxiliary memory register, respectively, the even and odd bits The largest bits in the main memory register are connected to the second inputs of the first and second elements, respectively. Sources of information taken into account during the examination 1. USSR author's certificate W 396719, cl. G 11 From 19/00. 01/05/71.
2.Авторское свидетельство СССР N 337825, кл. G 11 С 19/00, 07.01.71 (npoTOiwi).2. Authors certificate of the USSR N 337825, cl. G 11 C 19/00, 07.01.71 (npoTOiwi).