SU720826A1

SU720826A1 - Устройство дл приема адресной комбинации

Info

Publication number: SU720826A1
Application number: SU782644067A
Authority: SU
Inventors: Геннадий Иванович Азаров; Юрий Николаевич Манякин; Федор Миронович Коробейников
Original assignee: Войсковая Часть 25871; Предприятие П/Я Р-6693
Priority date: 1978-07-13
Filing date: 1978-07-13
Publication date: 1980-03-05

Description

1

Изобретение относитс к технике св зи и может использоватьс в аппаратуре селективного вызова.

Известно устройство дл приема адресной комбинации, содержащее преобразователь сигнала, последовательно соединенные опорный генератор и делитель частоты, а также дешифратор, выход которого подключен к первому входу блока сравнени 1.

Однако известное устройство дл приемка адресной комбинации обладает низкой помехоустойчивостью . .

Цель изобретени - повышение помехоустойчивости .

Дл этого в устройство дл приема адресной комбинации, содержащее преобразователь сигнала, последовательно соеди-. ненные генератор и делитель частоты , а также дешифратор, выход которого подключен к первому входу блока сравнени , введены формирователь импульса, два бистабильных элемента, инвертор и элемент Шеффера, при этом выход преобразовател сигнала подключен к первому входу формировател импульса, первый и второй выходы которого через соответствующие бистабильг

ные элементы подключень ко входам элемента Шеффера, выход которого подключен к другому входу делител частоты. Первый выход которого подключен ко входу дешифратора, а второй выход подключен ко второму входу формировател импульса и ко входу инвертора, выход которого подключен к другим входам бистабильных элементов , причем соответствующий выход формировател импульса подключен ко второму входу блока сравнени .

На чертеже приведена блок-схема устройства .

Блок-схема устройства дл приема адресной комбинации содержит преобразователь 1 сигнала, опорный генератор 2, делитель 3 частоты, дешифратор 4, блок 5 сравнени , формирователь 6 импульса, два бистабильных элемента 7 и 8, инвертор 9 и элемент Шеффера 10.

Устройство работает следующим образом.

С выхода канала св зи частотно-модулированные сигналы (частота заполнени единичных посылок f|, нулевых f;) поступают на вход преобразовател 1 сигнала.

С выхода преобразовател 1 сигналы в виде последовательностей «1 и «О поступают на информационный вход формировател б импульса, основным э тементом, которого вл етс , например, триггер Dt-типа.

Импульсы, поступающие на информационный вход формировател б, записываютс в него только после ухода положительного тактового импульса. Следовательно, максимально возможна задержка продвижени информации, вызванна введением формировател б импульса, равна периоду тактовых импульсов.

Дл уменьшени времени задержки частота тактовых импульсов в устройстве выбираетс максимально возможной (равной, например , частоте опорного генератора 2).

Таким образом, с помощью формировател б импульса происходит восстановление искаженных фронтов исходных импульсов и обеспечиваетс их прив зка к фронтам тактовыхимпульсов.

С первого выхода формировател 6 импульсы поступают на первый вход блока 5 сравнени , на другой вход которого подаетс импульсна последовательность с дешифратора 4, соответствуюша адресу данного устройства. Тактовые импульсы дл регистра дешифратора 4 формируютс делителем 3 частоты.

Работа блока 5 сравнени и дешифратора 4 идентична работе аналогичных узлов известного устройства.

Дл поддержани временных соотношений между передатчиком и приемником примен етс синхронный способ. Устойчивость синхронизации в услови х флуктуации обеспечивают бистабильные элементы 7, 8, инвертор 9 и элемент Шеффёра 10.

В качестве бистабильных элементов 7, 8 могут быть применены, например, RS-триггеры с инверсными входами.

Смена состр ний на выводе формировател б импульса возможна только в момент ухода положительных тактовых импульсов, т. е. в последующий момент времени после записи в него информации уровень выходных импульсов будет нулевым. Дл устранени состо ни неопределенности на выходах бистабильных элементов 7, 8 необходимо исключить одновременное по вление «О на обоих входах бистабильных элементов 7, 8. Это достигаетс с помощью инвертора 9, обеспечиваю1цего единичное состо ние на установочных входах бистабильных элементов 7, 8 при смене информации на их информационных входах.

Сигналы с выхода преобразовател 1 подаютс на информационный вход формировател б импульса и тактовым импульсом, поступающим с дополнительного выхода делител 3 частоты, переписываютс на выход , формировател 6 импульса. Эти же

сигналы соответственно будут и на информационных входах бистабильных элементов 7, 8.

На установочные входы бистабильных элементов 7, 8 подаютс инвертированные инвертором 9 тактовые импульсы и обеспечивают наличие «I на установочных входах бистабильных элементов 7, 8 в моменты смены уровней на их информационных входах .

С приходом «О посылки на информационные входы бистабильных элементов 7, 8 на выходе второго бистабильного элемента 8 установитс «1 состо ние, а на выходе первого бистабильного элемента останетс предыдущее состо ние, так как бистабильный элемент 7 или 8 сохран ет свое состо ние до прихода «О на его установочный вход.

Таким образом, в течение времени, равного длительности тактовых импульсов, на выходах обоих бистабильных элементов 7, 8 будет «1, а на выходе элемента Шеффера 10 - «О.

Аналогична картина наблюдаетс по

окончании «1 посылки, когда на выходе элемента Шеффера 10 также формируетс импульс синхронизации. Отличие состоит лишь в том, что хранение информации происходит в этом случае вторым бистабильным

элементом 8.

1

Импульсы синхронизации с выхода элемента Шеффера 10 поступают на синхронизирующий вход делител 3 частоты и устанавливают его в исходное состо ние. Таким

образом производитс подстройка фазы тактовых импульсов регистра дешифратора 4 при приеме адресной комбинации.

Использование предложенного устройст-, ва повышает помехоустойчивость приема адресных комбинаций в 1,5-1,7 раза.

Claims

Формула изобретени

Устройство дл приема адресной комбинации, содержащее преобразователь сигнала , последовательно соединенные опорный генератор и делитель частоты, а также дешифратор , выход которого подключен к первому входу блока сравнени , отличающеес 0 тем, что, с целью повышени помехоустойчивости , введены формирователь импульса, два бистабильных элемента, инвертор и элемент Шеффера, при этом вйход преобразовател сигнала подключен к первому входу формировател импульса, первый и второй выходы которого через соответствующие бистабильные элементы подключены ко входам элемента Шеффера, выход которого подключен к другому входу делител частоты , первый выход которого подключен ко входу дешифратора, а второй выход подключен ко второму входу формировател импульса и ко входу инвертора, выход которого подключен к другим входам бистабильных элементов, причем соответствующий выход формировател импульса подключен ко второму входу блока сравнени .

Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР J № 640456, кл. Н 04 Q 5/00, 1976 (прототип).