SU711578A2 - Arrangement for computing exponential function - Google Patents
Arrangement for computing exponential function Download PDFInfo
- Publication number
- SU711578A2 SU711578A2 SU772475272A SU2475272A SU711578A2 SU 711578 A2 SU711578 A2 SU 711578A2 SU 772475272 A SU772475272 A SU 772475272A SU 2475272 A SU2475272 A SU 2475272A SU 711578 A2 SU711578 A2 SU 711578A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- register
- input
- exponential function
- cumulative
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
tt
Изобретение относитс к области цифровой вычислительной техники и может быть использовано дл аппаратной реализации операций вычислени экспоненциальной функции и ее квадрата . The invention relates to the field of digital computing and can be used to implement hardware for calculating the exponential function and its square.
Известно устройство дл вычислени экспоненциальной функции по автор.евид. № 538366, содержащее блок управлени , выходы которого соединены с управл ющими входами накопительных и сдвигающего регистров и входом блока односторонней пам ти , выходы накопительных регистров соединены со входами одноразр дных сумматоров-вычитателей, выходы которых соединены со входами накопительных регистров, выход одного накпительного регистра соединен со входом блока определени псевдочастного , выход которого соединен с управл ющим входом одного из одноразр дных сумматоров-вычитателей , устройство содержит также блок повторени операций, блок сброса, блок анализа сходимости, вентили, одни входы которых соединены с выходом блока определени псевдочастного , другие входы которых соединенA device is known for calculating an exponential function from an author. 538366, containing a control unit, the outputs of which are connected to the control inputs of the cumulative and shift registers and the input of the one-way memory block, the outputs of the cumulative registers are connected to the inputs of single-digit adders-subtractors, the outputs of which are connected to the inputs of the cumulative registers, the output of one storing register is connected with the input of the pseudo-part determination unit, the output of which is connected to the control input of one of the one-bit adders-subtractors, the device also contains a repeater unit No operations, a reset unit, a convergence analysis unit, gates, one inputs of which are connected to the output of a pseudo-part determination unit, other inputs of which are connected
с выходами блока односторонней пам ти , а выходы вентилей соединены со входом одноразр дного сумматоравычитател , причем вход блока анализа сходимости соединен с выходом соответствующего накопительного регистра , а выход - со входом блока сброса, выход которого соединен с одним входом блока управлени , дру0 гие вход и выход которого соединены с блоком повторени операций 1,with the outputs of the one-way memory unit, and the outputs of the valves are connected to the input of a one-bit totalizer, the input of the convergence analysis block is connected to the output of the corresponding cumulative register, and the output is connected to the input of the reset unit, the output of which is connected to one input of the control unit; the output of which is connected to the repeating unit 1,
Недостатком его вл етс невозможность вычислени квадрата экспоненциальной функции. Целью изобре5 тени вл етс обеспечение возможности вычислени квадрата экспоненциальной функции. Цель достигаетс тем, что устройство содержит третий и четвертый сумматоры, вычитатели, Its disadvantage is the impossibility of calculating the square of the exponential function. The purpose of the shadow invention is to make it possible to calculate the square of the exponential function. The goal is achieved in that the device contains third and fourth adders, subtracters,
0 блок сдвига и третий накопительный регистр, первый выход которого соединен с первым входом третьего сумматора-вычитател , выход которого соединен с первым входом третьего нако5 пительного регистра, второй вход которого соединен с-шестым вых дом блока управлени , седьмой выход которого соединен с первым входом блока сдвига, информационные входы кото00 a shift unit and a third cumulative register, the first output of which is connected to the first input of the third adder-subtractor, the output of which is connected to the first input of the third storage register, the second input of which is connected to the sixth output house of the control unit, the seventh output of which is connected to the first input shear block, informational inputs are
рого соединены с информационными выходами иакогштельного регистра, выходы блока сдвига соединены с первым и вторым входам-1 четвертого cyiMMaтора-вычитател , третий вход которого соединен с выходом блока определени энаксг, выход - со вторым входом третьего сум татора-вычитател .They are connected to the information outputs of the IKhtselny register, the outputs of the shift block are connected to the first and second inputs-1 of the fourth cyiMMa-subtractor, the third input of which is connected to the output of the enax determination unit, the output to the second input of the third totalizer-subtractor.
На .чертеже представлена блоксхема устройства дл вычислени экспоненциальной функции.The drawing shows a block diagram of a device for calculating an exponential function.
Устройство Содержит одноразр дные сумматоры-вычитатели 1-4 комбинационного типа, накопительные регистры 5-7, сдвигающий регистр 8, блок сдвига 9,выполненный, например, на двух Сдвигающих регистрах, блок односторонней пам ти 10, выполненного с поразр дной, выборкой двух констант 6i (1 + 2 Ми 2л . (1-2 ). одновременно, элементы И 11-12, блок определени знака 13, выполненный в виде триггера и логических элементов , блок анализа сходимости 14, выполненный в виде цифровой схемы сравнени , блок сброса 15, выполненкшлй в виде триггера и логических эле5 .йэатов, блок повторени итераций 16, выполненный в виде счетчика и логических элементов, блок управлени 17 состо спий . из генератора тактовых импульсов, счетчиков, логических элементов и т.п. Выходом устройства вл егс вход первого накопительного 5 ег стра 5, выходом устройства вл звтс дл экспоненциальной функции вкход второго накопительного пегистра , 6 дл квадрата экспоненциальной функции - выход третьего накопительного регистра 7,Device Contains single-digit combiners 1-4 combinational type, cumulative registers 5-7, shift register 8, shift block 9, made, for example, on two Shift registers, block of one-sided memory 10, made with random, sampling of two constants 6i (1 + 2 Mi 2l. (1-2). At the same time, elements 11-12, a sign determining unit 13, made in the form of a trigger and logic elements, convergence analysis unit 14, made in the form of a digital comparison circuit, a reset unit 15 made in the form of a trigger and logical elements iteration block 16, made in the form of a counter and logic elements, control unit 17 consists of clock generator, counters, logic elements, etc. The output of the device is the input of the first accumulative 5 Egr 5, the output of the device is exponential function in the input of the second cumulative pegister, 6 for the square of the exponential function - the output of the third cumulative register 7,
Вычисление экспоненциальной функции и ее квадрата в предложенном устройстве дл интервала изменени аргумента основано на параллельном решении в итерационном процессе разностных рекуррентных соотношений , например, дл двоичной системы счислени :The calculation of the exponential function and its square in the proposed device for the interval of variation of the argument is based on a parallel solution in the iterative process of difference recurrence relations, for example, for a binary number system:
Z,-X 2j-««(l(j-2 - ) Z,0Z, -X 2j - «« (l (j-2 -) Z, 0
n Sirrn 7- - J + 1 при „ , t-1 npHZj 0 J-o/i--n Sirrn 7- - J + 1 with „, t-1 npHZj 0 J-o / i--
+ . n/X +. n / x
ee
Uo-1 Uj,yi i-Uj+c j.Uj.2-VUj.2Uo-1 Uj, yi i-Uj + c j.Uj.2-VUj.2
:Un-e«: Un-e "
Каждое рекуррентное соотношение вычисл етс последовательно за (n+m тактов , где п -число разр дов аргументов , m - число дополнительных (зщитных ) разр дов дп компенсации усчени чисел при сдвиге. Так как ристема базисных функций W(. ; не удовлетвор ет услови м сходимост .( исправл емости итераций) дл цифрEach recurrence relation is calculated sequentially in (n + m cycles, where n is the number of argument bits, m is the number of additional (protective) bits dn of offset offset during the shift. Since the system functions W (;; does not satisfy the condition m convergence. (correctability iterations) for numbers
оператораoperator
.i-i:..i-i :.
(i-2)2.en() (i-2) 2.en ()
5 (,,e.{V2TO чтобы избежать по влени зринесходимости на интервале изменени аргумента , необходимо и достаточно повторить по два раза все итерации , либо только 3,5,7 и т.д. итерации, либо 4,,16 и т.д. В последующих случа х врем вычислени сокращаетс .5 (,, e. {V2TO) to avoid occurrence of convergence on the interval of argument change, it is necessary and sufficient to repeat twice all iterations, either only 3,5,7, etc. iterations, or 4,, 16 and so on. e. In subsequent cases, the computation time is reduced.
В начальном состо нии в накопительный регистр 5 заноситс заданный аргумент X; накопительные регистры 6-7, сдвигающий регистр 8 и блок сдвига 9 устанавливаютс в единичные состо ни .In the initial state, the accumulative register 5 is entered in the specified argument X; cumulative registers 6-7, the shift register 8 and the shift block 9 are set to one state.
Вычислени в любой j -и итерации в описываемом устройстве выполн ютс следующгм образом,Calculations in any j -th iterations in the described device are performed as follows
С выходов блокауправлени 17 выдаютс импульсы дл свдига содержаний в сдвигающем регистре 8 и блок сдвига 9, затем подаетс сери (последовательность ) тактовых импульсов дл продвижени содержаний накопительных и сдвигающего регистров 5-8, блока сдвига 9 и очередной константыFrom the outputs of the control unit 17, pulses are output for svdig contents in the shift register 8 and the shift block 9, then a series (sequence) of clock pulses is fed to advance the contents of the storage and shift registers 5-8, the shift block 9 and the next constant
&1 (l+(:j,..2O-1-0 из блока односторонней пам ти 10 на соответствующие входы сумглаторов-вычитателей 1-4 С выхода сдвигающего регистра 8 на второй вход сумматора-вычитател 2 подаетс значение у-, 2.( Со второго выхода третьего накопительного регистра 7 на -первый вход блока сдвига 9 подаетс величина& 1 (l + (: j, .. 2O-1-0 from one-way memory 10) to the corresponding inputs of subtractors-subtractors 1-4 From the output of the shift register 8 to the second input of the adder-subtractor 2, the value of y- 2 is applied. the second output of the third cumulative register 7 to the first input of the shift block 9 is supplied the value
(Jj , с первого выхода блока сдвига 9 на первый вход сумматора-вычи.тател 4 подаетс значение Uj 2 v , со второго выхода на второй вход - значение Uj 2 i Алгебраическа сумма этих значений подаетс на второй вход сумматора-вычитател 3. Результаты алгебраического суммировани -вычитани с выходов сумматороввычитателей 1-3 занос тс младшими разр дами вперед в освобождающиес при сдвиге старщие разр ды накопительных регистров 5-7 и продвигаютс к их началу. После окончани итерации в накопительных регистрах 5-7 содержатс промежуточные результаты , которые передаютс из накопительного регистра б в сдвигаюоий регистр 8, а из накопительного регистра 7 в блок сдвига 9. По знаку содержани накопительного регистра 5 в блоке определени знака43 формируетс сигнал О: + i при положительном содержании накопительного регистра 5, или QJ -J при отрицательном содержании накопительного регистра 5. В первом случае суммато1 )ы-вычитатели, 2 и 4 работают в режиме сложени по вторым входам, а с блока односторонней пам ти 10 через элемент И 11 на второй вход сумматора-вычитател 1 подаетс константа еп({ ) . во втором случае сумматоры-вычитатели 2 и 4 работают в режиме вычитани , а на сумматор-вычитатель 1 подаетс , чере элемент И 12 константа rf(-24 i /.(Jj, from the first output of the shift block 9 to the first input of the adder-calculator 4, the value Uj 2 v is fed, from the second output to the second input - the value Uj 2 i The algebraic sum of these values is fed to the second input of the adder-subtractor 3. The results are algebraic summation-subtraction from the outputs of totalizers of emitters 1-3 is entered by younger bits forward into the shear-freed high bits of accumulative registers 5-7 and advancing to their beginning. After the iteration has ended, accumulative registers 5-7 contain intermediate results s that are transferred from cumulative register b to the shift register 8, and from cumulative register 7 to the shift block 9. By the sign of the content of cumulative register 5 in the sign determining unit 43, a signal is generated O: + i with a positive content of cumulative register 5, or QJ -J when the accumulative register 5 is negative. In the first case, totalizer 1) s-subtractors, 2 and 4 operate in addition mode on the second inputs, and from the one-sided memory block 10, through element 11 of the second input of adder-subtractor 1 the constant en is supplied ({ ). in the second case, the adders-subtractors 2 and 4 operate in the subtraction mode, and the adder-subtractor 1 is supplied, and the element And 12 constant rf (-24 i /.
Вычислени в следующих итераци х .происход т аналогичным образом.The calculations in the following iterations occur in a similar way.
Блок повторени итераций 16 не измен ет номерj итерации, следующих за повтор емыми итераци ми. В повтор емой итерации участвует предыдуща константа (с учетом нового значени оператора а,- , значени Vj и Uj дсвигаютс на прежнее число разр дов.The iteration repetition block 16 does not change the iteration number j following the iterations. In the repeated iteration, the previous constant is involved (taking into account the new value of the operator a, -, the values of Vj and Uj are shifted by the previous number of bits.
После выполнени (п+1) итераций ,или при равенстве нулю содержани накопительного регистра 5 (в последнем случае с выхода блока анализа сходимости 14 через блок сброса 15 на блок управлени 17 вьщаетс сигнал останов и последний прекращает выдавать тактовые импульсы на следующей итерации) процесс вычислени закончен. В накопительномAfter (n + 1) iterations, or when the content of accumulative register 5 is equal to zero (in the latter case, the stop signal is output from the output of convergence analysis block 14 via reset unit 15 to control unit 17 and the latter stops issuing clock pulses at the next iteration) finished. In cumulative
регистре б содержитс значение экспоненциальной функции ( е ) , в накопительном регистре 7 - значение квадрата экспоненциальной функции ().Register B contains the value of the exponential function (e); in Cumulative Register 7, the value of the square of the exponential function ().
В таблице приведен конкретный 5 числовой пример вычислени экспоненциальной функции и ее квадрата дл одиннадцатиразр днрго аргумента ,001953125. В таблице последовательно приведены номер итерации, ее 0 вес, содержание накопительного регистра 5, значение оператора дл данной( + 0 -и итерации, значение очередной константы, подаваемой на сумматор-вычитатель 1, содаржас . ние накопительного регистра 6 иThe table shows a specific 5 numeric example of calculating the exponential function and its square for the eleven bits of the dargo argument, 001953125. The table successively shows the iteration number, its 0 weight, the contents of the cumulative register 5, the value of the operator for the given (+ 0 and iteration, the value of the next constant supplied to the adder-subtractor 1, the generation of cumulative register 6 and
содержание накопительного регистра 7. Точные значени вычисл емых функций равны:the contents of the cumulative register 7. The exact values of the calculated functions are equal to:
X2хX2x
е 1,001955 и е 1,003913822. 0 Ошибки вычислени равны4У -о,000084 и 4f -0,000096701. Таблица также иллюс:трирует, что на дес той итерации содержание накопительного регистра 5 меньше величины двенадцатого разр да и процесс вычислени может быть окончен, при этом погрешность Д V 0,000165 .e 1.001955 and e 1.003913822. 0 Calculation errors are 4U -o, 000084 and 4f -0.000096701. The table also demonstrates that, at the tenth iteration, the contents of cumulative register 5 is less than the value of the twelfth bit and the calculation process can be completed, with the error D V 0.000165.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772475272A SU711578A2 (en) | 1977-04-07 | 1977-04-07 | Arrangement for computing exponential function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772475272A SU711578A2 (en) | 1977-04-07 | 1977-04-07 | Arrangement for computing exponential function |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU538366 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU711578A2 true SU711578A2 (en) | 1980-01-25 |
Family
ID=20704639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772475272A SU711578A2 (en) | 1977-04-07 | 1977-04-07 | Arrangement for computing exponential function |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU711578A2 (en) |
-
1977
- 1977-04-07 SU SU772475272A patent/SU711578A2/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3564223A (en) | Digital differential analyzer | |
Tuckerman | The 24th Mersenne prime | |
US4187500A (en) | Method and device for reduction of Fibonacci p-codes to minimal form | |
SU711578A2 (en) | Arrangement for computing exponential function | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
RU2595906C1 (en) | Device for calculating functions | |
SU536490A1 (en) | Device for calculating hyperbolic sine and cosine | |
SU541171A2 (en) | Binary split device | |
SU497585A1 (en) | Binary split device | |
SU479111A1 (en) | A device for simultaneously performing arithmetic operations on a set of numbers | |
SU541167A1 (en) | Apparatus for calculating a logarithmic function | |
SU579615A1 (en) | Multiplier | |
SU1013953A1 (en) | Exponential function computing device | |
SU561184A1 (en) | Device for calculating the root of the fourth degree | |
SU478313A1 (en) | Device for calculating reverse circular sine | |
SU918946A1 (en) | Digital logarithmic device | |
SU607214A1 (en) | Arrangement for taking the third root of quotient and product | |
SU991419A2 (en) | Digital function converter | |
SU465630A1 (en) | Device for calculating the inverse hyperbolic tangent | |
SU448461A1 (en) | Device for dividing numbers | |
SU579612A1 (en) | Device for computation of the function xy to the minus k-th power | |
SU922760A2 (en) | Digital function generator | |
SU1059568A1 (en) | Device for implementing multiplication in redundant binary system | |
SU484522A1 (en) | Device for generating hyperbolic functions | |
SU911521A1 (en) | Digital function generator |