Claims (2)
Изобретение относитс к области цифровой вычислительной техники и может найти применение дл аппаратной реализации вычислени функций кубического корн из частного двух аргументов, из произведени одного аргумента на квадрат второго или из квадрата аргумента и из аргумента. В насто щее врем указанные функции вычисл ютс на ЭВМ общего назначени при использовании стандартных подпрограмм. Известные способы вычислени требуют дл реализации сложных арифметических устройств и определ ют большие затраты машинного времени. Известно устройство дл извлечени корн п-степени, содержащее регистры сдвига, сумматоры , регистры, коммутаторы и блок управлени 1. Известное устройство не предназначено дл вычислени кубического корн из частного или произведени . Наиболее близким по технической сущности к изобретению вл етс известное устройство дл вычислени кубического корн , содержащее п ть регистров сдвига, блок формировани констант, семь сумматоров-вычитахелей , блок анализа сходи.мости, блок тфавлени , причем выходы первых четырех регистров сдвига соединены соответственно с первыми входами первых четырех сумматоров-вычитателей , выходы которых соответственно соединены с первыми входами этих регистров сдвига, второй выход первого регистра сдвига соединен с входами управлени третьего, четвертого, п того и шестого сум.маТоров-вычитателей, а второй выход - с входом блока управлеци , второй выход п того регистра сдвига соединен через п тый сумматор-вычитатель со вторым входом второго сумматора-вычитател , второй вход третьего сумматора-вычитател соединен с выходом блока формировани констант, первый вход шестого сумматора-вычитател соединен с выходом седьмого.сумматора-вычитател 2. Известное устройство предназначено только дл вычислени кубического корн из одного аргумента. Целью изобретени вл етс расширение функциональных возможностей, т.е. вычисление кубического корн из частного двух apiyментов , из произведени одного аргумента на квадрат второго или из квадрата аргумента и из аргумента. Это достигаетс тем, что в предлагаемое устройство введены восьмой и дев тый сумматоры-вычитатели и шестой и седьмой регистры сдвига, два выхода шестого регистра сдвига соединены соответственио со вторыми входами четвертого и восьмого сумматоров-вычитателей , а третий выход - с входом п того сумматора-вычигател , второй выход второго регистра сдвига соединеи с входом седьмого регистра сдвига, выходы которого соединены с входами дев того сумматора-вычитател ; выход которого соединен с вторым входом шестого сумматора-вычитател , выход которого сое динен с первым входом восьмого сумматоравычитател , выход которого соединен с вторым входом первого сумматора-вычитател , второй выход четвертого регистра сдвига соединен с входом п того регистра сдвига, второй и третий выходы которого соединены с соответствуюшими входами седьмого сумматора-вычитател , вход управлени восьмого сумматора-вычитател соединен с выходом блока анализа сходимости , выходы блока управлени соединены с соответствующими входами регистров сдвига и блока формировани констант. На чертеже представлена блок-схема описываемого устройства дл извлечени корн третьей степени из частного и произведени , содержащего однор дные сумматоры-вычитатели 1-9 комбинационного типа, регистры сдвига 10-16, блок 17 формировани констант, блок 18 анализа сходимости и блок 19 управлени . Входы сумматоров-вычитател й 1, 2, 3 и 4 соединены с входами регистров сдвига 10-13, выходы которых соответственно соединены с первыми входами указанных сумматоров-вычитателей . Второй выход первого регистра сдвига 10 соединен с входом блока 18 анализа сходимости, первый выход которого соединен с входами управлени сумматоров-вычитателей 3, 4, 5, 6 и 8, а второй выход соединен с входом блока 19 управлени . Второй выход второго регистра сдвига 11 соединен с входом седьмого регистра сдвига 16, два выхода которого соединены с входами сумматора-вычитател 9. Выход последнего соединен со вторым входом сумматора-вычитател 6. Второй выход четвертого регистра сдвига 13 соединен с входом п того регистра сдвига 15, первый выход которого соединен со вторым входом сумматора-вычитател 5, а второй и третий выходы соединены с входами сумматора-вычитател 7. Выход сумматора-вычитател 7 соединен с входом сумматора-вычитател 6. Первый и второй выходы шестого регистра сдвига 15 соединены соответственно со вторыми входами сумматора-вычитател 4 и 8. Третий выход щестого регистра сдвига 15 соединен с входом сумматора-вычитател 5, выход которого соединен со вторым входом сумматора-вычитател 2. Выход сумматора-вычитател 6 соединен с входом сумматора-вычитател 8. Выход сумматора-вычитател 8 соединен со вторым входом сумматора-вычитател 1. Выход блока 17 формировани констант соединен с вторым входом сум.матора-вычитател 3. Выходы блока уггравлени соединены с входами регистров сдвига 10-13 блока 17 формировани констант, регистров сдвига 15-17. Блок 17 формировани констант вида 2 может быть выполнен, например , в виде регистра сдвига или одностороннего запоминающего устройства. Блок 18 анализа сходимости предназначен дл анализа сходимости процесса вычислени и определени знака содержани в первом регистре сдвига 10. Блок 18 анализа сходимости содержит , например, блок сравнени кодов, триггеры и логические элементы. Блок 19 управлени предназначен дл формировани тактовых (сдвигающих) и.1пульсов и содержит, например , генератор импульсов, счетчики, логические элементы. Входами устройства вл ютс входы первого регистра сдвига 10 дл аргумента X и входы шестого регистра сдвига 16 дл аргумента Y. Выходами устройства дл функции X/Y вл етс выход регистра сдвига 12, дл функции VXY - выход четвертого регистра сдвига 13, дл функции - выход второго регистра сдв-ига 11. Процесс вычислени указанных функций основан на одновременном решении в итерационном процессе системы разностных рекуррентных соотношений, например, дл двоичной системы счислени : Vj,(,-3-2- - V,.,j.-2 ,, s,g«v, (l.;p..v.o Uj i Uj qjWj-2.-2- - Y-2-J tj +qi-2где j 0, 1, 2,..., n, П - число разр дов одного из аргументов. Устройство работает следующим образом. Первоначально в первый регистр сдвига 10 заноситс значение аргумента X, в регистры сдвига 11 -13 - нулевые значени , а в регистр сдвига 16 - значение аргумента Y. Включаетс генератор импульсов в блоке 19 управлени . В любой j-й итерации с выходов блока 19 управлени выдаютс серии (последовательности ) тактовых импульсов дл сдвига значений в регистрах сдвига 10-16 и выборки очередной константы из блока 17 формировани констант. Результаты каждой итерации записываютс с выходов сумматоров-вьшитателей 1, 2, 3 и 4 младщими разр дами вперед в освобождающиес при сдвиге старшие разр ды регистров сдвига 10-13 и продвигаютс в сторону младших разр дов. В конце каждой итерации в блоке 18 анализа сходимости определ етс по знаку содержани в регистре сдвига 10 очередна цифра qj, котора в виде сигнала с первого выхода блока 18 анализа выдаетс на входы управлени сумматоров-вычитателей 3, 4, 5, 6 и 8. При qj +1 сумматоры-вычитатели 3-6,8 работают в режиме сложени . При qj -1 сумматоры-вычитатели 3-6,8 работают в режиме вычитани . Сумматор-вычитатель 1 работает только в режиме вычитани . Сумматоры-вычитатели 2, 7 и 9 работают только в режиме сложени . В случае, когда содержание регистра сдвига 10 равно нулю, блок 18 анализа сходимости выдает сигнал останова блока 19 управлени , который перестает выдавать тактовые импульсы на следующей итерации , так как процесс вычислени закончен. В perHCTjDe сдвига 12 находитс значение функции VX/Y jB perHCTpe сдвига 11 - значение функции , в Ёегистре сдвига 13 - значение функции YXY . Когда значение аргумента Y 1, в регистре сдвига 11 находитс значение функции {Х , в регистрах сдвига 12 и 13 - значение функции /Х. .. Когда зна-. чение аргумента X 1, в регистре-сдвига 12 находитс значение функции 1/Y, в. регистре сдвига 11 - значение функции регистре сдвига 13 - значение функцииVY, . Цикл вычислени указанных функций с погрешностью половины младшего разр да состоит из п -f 1 итераций. Кажда итераци включает параллельное вычисление всех соотношений алгоритма. Причем каждое соотношение вычисл етс последовательным путем за п + m тактов, где гп - число дополнительных (защитных) разр дов регистров дл компенсации погрешности усечени чисел при сдвиге. Максимальное врем вычислени функций в тактах равно .c п + п (m + 1) + m. Дл п 12Тлл«,: 327 тактов, что значительно меньше времени вычислени известными способами при сравнимых затратах аЬпаратуры. Однако благодар асинхронному режиму работь дл большинства значений аргументов врем -вычислени еще меньше. Достоинством предложенного цифрового функционального преобразовател вл етс возможность вычислени одновременно трех сложных функций за врем вычислени одной -L элементарной функции в специализированном устройстве. Предлагаемый цифровой функциональный преобразователь с унифицированной параллельно-последовательной структурой обладает простотой схемных решений из стандартных цифровых элементов и относительно высокой однородностью и регул рностью, что позвол ет полностью .использовать возможности современной интегральной технологии дл реализации устройства в виде одной БИС. Предлагаемое устройство совмещает, противоречивые требовани повышени надежноети , быстродействи , унификации и технологичности структуры, снижени аппаратурных затрат . Использование предложенного устройства позволит сократить расходы на разработку устройств дл вычислени аналогичных задач. Формула изобретени Устройство дл извлечени корн третьей степени из частного и произведени , содержашее регистры сдвига, блок формировани констант , сумматоры-вычитатели, блок анализа сходимости, блок управлени , причем выходы nepBtix четырех регистров сдвига соединены собтветственно с первыми входами первых четырех сумматоров-вычитателей, выходы которых .соединены соответственно с первыми входами регистров сдвига, второй выход первого регистра сдвига соединен, с входо.м блока анализа сходимости, первый выход которого соединен с входами управлени третьего, четвертого, п того и шестого сумматоров-вычитателей, а второй выход - с входо.м блока управлени , второй выход п того регистра сдвига соединен через п тый сумматор-вычитатель с вторым входом второго сумматора-вычитател , второй вход третьего сумматора-вычитател соединен с выходом блока формировани констант, первый вход шестого сумматора-вычитател соединен с выходом седьмого сумматора-вычитател , отличающеес тем, что, с целью расширени функциональных возможностей, в устройство введены восьмой и дев тый сум.маторы-вычитатели и шестой и седьмой регистры сдвига, два выхода шестого регистра сдвига соединены соответственно со вторыми входами четвертого и восьмого сумматоров-вычитателей , а третий выход - с входом п того су.мматора-вычитател , второй выход второго регистра сдвига соединен с входом седьмого регистра сдвига, выходь которого соединены с входами дев того сумматора-вычитател , выход которого соединен со вторым входом шестого сумматора-вычитател , выход которого соединен с первым входом восьмого су.мматоравычитател , выход которого соединен со вторым входом первого с:умматора-вычитател , второй выход четвертого регистра сдвига соединен с входом п того регистра сдвига, второй и третий выходы которого соединены с соответствующими входами седьмого cyммaтopa-вычитaтeл вход управлени восьмого сумматора-вычитател соединен с выходом блока анализа сходимости , выходы блока управлени соединены с соответствуюшими входами регистров сдвига и блока формировани констант. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 491946, М. КЛ.2 G 06 F 7/38, 1974. The invention relates to the field of digital computing and can be used for the hardware implementation of calculating the functions of a cubic root from a particular two arguments, from the product of one argument by the square of the second or from the square argument, and from the argument. Currently, these functions are calculated on a general-purpose computer using standard subroutines. Known computational methods require complex arithmetic devices to be implemented and determine a large amount of computer time. A device for extracting a p-degree root, containing shift registers, adders, registers, switches and a control unit 1, is known. The known device is not intended to calculate a cubic root from a particular or product. The closest to the technical essence of the invention is a known device for calculating the cubic root, containing five shift registers, a unit for forming constants, seven adders-subtractors, a convergence analysis unit, a tavlenie unit, and the outputs of the first four shift registers are connected respectively to the first the inputs of the first four adders-subtractors, the outputs of which are respectively connected to the first inputs of these shift registers, the second output of the first shift register is connected to the control inputs tert its fourth, fifth, and sixth sum. Tomato-subtractors, and the second output to the input of the control unit, the second output of the fifth shift register is connected via the fifth adder-subtractor to the second input of the second adder-subtractor, the second input of the third totalizer-subtractor. connected to the output of a unit for forming constants, the first input of the sixth totalizer subtractor is connected to the output of the seventh accumulator subtractor 2. The known device is intended only for calculating the cubic root of one argument. The aim of the invention is to expand the functionality, i.e. calculating the cubic root from the quotient of two apiyments, from the product of one argument by the square of the second or from the square of the argument, and from the argument. This is achieved by introducing the eighth and ninth totalizers and the sixth and seventh shift registers into the proposed device, the two outputs of the sixth shift register are connected to the second inputs of the fourth and eighth totalizers, and the third output is connected to the input of the fifth totalizer the calculator, the second output of the second shift register of the connection with the input of the seventh shift register, the outputs of which are connected to the inputs of the ninth adder-subtractor; the output of which is connected to the second input of the sixth subtractor, the output of which is connected to the first input of the eighth equalizer, the output of which is connected to the second input of the first adder, the second output of the fourth shift register is connected to the input of the fifth shift register, the second and third outputs of which connected to the corresponding inputs of the seventh totalizer subtractor, the control input of the eighth totalizer subtractor is connected to the output of the convergence analysis block, the outputs of the control unit are connected to the corresponding the inputs of the shift registers and the unit for the formation of constants. The drawing shows a block diagram of the described device for extracting a third degree root from a quotient and a product comprising single-row combiners-subtractors 1-9 of the combinatorial type, shift registers 10-16, a constant formation unit 17, a convergence analysis unit 18 and a control unit 19. The inputs of the adders-subtractor 1, 2, 3 and 4 are connected to the inputs of shift registers 10-13, the outputs of which are respectively connected to the first inputs of the specified adders-subtractors. The second output of the first shift register 10 is connected to the input of the convergence analysis unit 18, the first output of which is connected to the control inputs of adders-subtractors 3, 4, 5, 6 and 8, and the second output is connected to the input of the control unit 19. The second output of the second shift register 11 is connected to the input of the seventh shift register 16, two outputs of which are connected to the inputs of the adder-subtractor 9. The output of the latter is connected to the second input of the adder-subtractor 6. The second output of the fourth shift register 13 is connected to the input of the fifth shift register 15 The first output of which is connected to the second input of the adder-subtractor 5, and the second and third outputs are connected to the inputs of the adder-subtractor 7. The output of the adder-subtractor 7 is connected to the input of the adder-subtractor 6. The first and second outputs of the sixth the shift register 15 is connected respectively to the second inputs of the adder-subtractor 4 and 8. The third output of the generic shift register 15 is connected to the input of the adder-subtractor 5, the output of which is connected to the second input of the adder-subtractor 2. The output of the adder-subtractor 6 is connected to the input of the adder- subtractor 8. The output of adder-subtractor 8 is connected to the second input of adder-subtractor 1. The output of block 17 of the formation of constants is connected to the second input of the sum of matcher-subtractor 3. The outputs of the gravity unit are connected to the inputs of shift registers 10-13 of block 17 forming constants, shift registers 15-17. The unit 17 for forming the constants of type 2 can be executed, for example, in the form of a shift register or a one-way memory device. Convergence analysis block 18 is designed to analyze the convergence of the process of calculating and determining the sign of the content in the first shift register 10. The convergence analysis block 18 contains, for example, a code comparison block, triggers and logic elements. The control unit 19 is designed to form clock (shifting) and 1 pulses and contains, for example, a pulse generator, counters, logic elements. The device inputs are the inputs of the first shift register 10 for the X argument and the inputs of the sixth shift register 16 for the Y argument. The device outputs for the X / Y function are the output of the shift register 12, for the VXY function - the output of the fourth shift register 13, for the function - output the second register of the dvd-yoke 11. The process of calculating these functions is based on the simultaneous solution in an iterative process of a system of difference recurrence relations, for example, for a binary number system: Vj, (, - 3-2 - V,., j.-2, s, g "v, (l.; p..vo Uj i Uj qjWj-2.-2- - Y-2-J tj + qi-2 where j 0, 1, 2, ..., n, P -The number of bits of one of the arguments. The device works as follows. Initially, the first shift register 10 is entered in the value of the argument X, zero shift values in the shift registers 11-13, and the value of the argument Y in shift register 16. The pulse generator is turned on in control block 19 At any j-th iteration, a series (sequence) of clock pulses are output from the outputs of control block 19 to shift the values in the shift registers 10-16 and sample the next constant from the constant formation block 17. The results of each iteration are recorded from the outputs of adders 1, 2, 3, and 4 in lower bits in the high bits of shift registers 10–13 that are released during the shift and move in the direction of the lower bits. At the end of each iteration in convergence analysis block 18, the content digit in shift register 10 is determined by the next digit qj, which as a signal from the first output of analysis block 18 is output to the control inputs of totalizers-3, 4, 5, 6 and 8. When qj +1 adders-subtractors 3-6.8 operate in addition mode. At qj -1, adders-subtractors 3-6,8 work in subtraction mode. Totalizer-subtractor 1 works only in subtraction mode. Totalizers subtractors 2, 7 and 9 work only in the mode of addition. In the case where the contents of shift register 10 is zero, convergence analysis block 18 generates a stop signal of control block 19, which stops outputting clock pulses at the next iteration, since the calculation process is completed. In perHCTjDe shift 12 is the value of the function VX / Y jB perHCTpe shift 11 is the value of the function, in the Leader of shift 13 is the value of the function YXY. When the value of the argument Y is 1, in the shift register 11 is the value of the function {X, in the shift registers 12 and 13 is the value of the function / X. .. When I know. The argument X 1, in the shift register 12 is the value of the function 1 / Y, c. shift register 11 - the value of the function shift register 13 - the value of the function VY,. The cycle of calculating these functions with an error of half the least significant bit consists of n –f 1 iterations. Each iteration involves the parallel computation of all the relations of the algorithm. Moreover, each relation is calculated sequentially by n + m cycles, where rn is the number of additional (protective) bits of the registers to compensate for the error of truncation of numbers during the shift. The maximum time for calculating functions in cycles is .c n + n (m + 1) + m. For p 12Tll ",: 327 cycles, which is significantly less than the computation time by known methods with comparable hardware costs. However, due to the asynchronous mode, the work for most of the values of the arguments is even less. The advantage of the proposed digital functional converter is the ability to simultaneously compute three complex functions during the computation time of one L elementary function in a specialized device. The proposed digital functional converter with a unified parallel-serial structure has the simplicity of circuit solutions from standard digital elements and relatively high uniformity and regularity, which makes it possible to fully utilize the capabilities of modern integrated technology to implement the device in the form of one BIS. The proposed device combines the conflicting requirements of increasing reliability, speed, unification and manufacturability of the structure, reducing hardware costs. The use of the proposed device will reduce the cost of developing devices for calculating similar tasks. The invention of the device for extracting the root of a third degree from the quotient and product, containing shift registers, a unit for forming constants, adders-subtractors, a convergence analysis unit, a control unit, with the outputs of nepBtix four shift registers connected respectively to the first inputs of the first four adders-subtractors, outputs which are connected respectively with the first inputs of shift registers, the second output of the first shift register is connected, with the input of the convergence analysis block, the first output of which is connected to the control outputs of the third, fourth, fifth, and sixth adders-subtractors, and the second output - with the inputs of the control unit; the second output of the fifth shift register is connected via the fifth adder-subtractor with the second input of the second adder-subtractor, the second input of the third adder The subtractor is connected to the output of a unit for forming constants, the first input of the sixth adder-subtractor is connected to the output of the seventh adder-subtractor, characterized in that, in order to expand the functionality, the eighth and ninth summamators-subtractors and the sixth and seventh shift registers, two outputs of the sixth shift register are connected to the second inputs of the fourth and eighth totalizer-subtractors, respectively, and the third output - to the fifth sum. matrator-subtractor, the second output of the second shift register is connected with the input of the seventh shift register, the output of which is connected to the inputs of the ninth adder-subtractor, the output of which is connected to the second input of the sixth adder-subtractor, the output of which is connected to the first input of the eighth sum.matter, output which is connected to the second input of the first with: the subtractor, the second output of the fourth shift register is connected to the input of the fifth shift register, the second and third outputs of which are connected to the corresponding inputs of the seventh digital-subtractor control input of the eighth subtractor, connected to the output of the convergence analysis unit , the outputs of the control unit are connected to the corresponding inputs of the shift registers and the unit for forming constants. Sources of information taken into account in the examination: 1. USSR author's certificate number 491946, M. KL.2 G 06 F 7/38, 1974.
2.Авторское свидетельство СССР № 516037 кл. G 06 F 7/38, 1973.2. USSR author's certificate number 516037 cells. G 06 F 7/38, 1973.