Claims (2)
692093 первого из упом нутых счетчиков импульсов и третьим входом -блока комму тации,:а второй выход блока блокиров;ки соединен с третьим входом третьеFO счетчика импульсов,введены дополнительный счетчик импульсов и дополнительный блок блокировки,один вход. которого соединен с вторым выходом первого счетчика импульсов с посто н ным коэффициентом пересчета,второй вход дополнительного блока блокйровки соединен с первым выходом дополни тельного счетчика импульсов, второй выход которого подключен к дополнительному входу блока коммутации,второй вход которого соединен с первым входом дополнительного счетчика импульсов , второй вход которого соединен с выходомвторого счетчика импул CQB: с .посто нным коэффициентом перес;чета ,а третий вход соединен с перBt№i выходом дополнительного блока блокировки,второй выход которогопод ключей к дополнительному входу треть ,го счетчика импульсов,причем четвертый вход дополнительногосчетчика им пульсов соединен с второй шиной упра . лени , :. ,- ;. : ; - . Структурна электрическа схема описываемого делител приведена на, чертеже. -.. Делительсодержит счетчик 1 импул сов с-коэффициентом пересчетаN,блок Коммутации 2, счетчик 3 импульссэв с .коэффициентом пересчета (N+1), третий счетчик 4 импульсов, блок блокировки 5, допблйитедьньгй счетчик 6 импульсов , дополнительный; блок блоки ровки 7. Входной сигнал подан на .входную . шину 8, выходной сигнал снимаетс с выхода 9. На шины 10,11 подан сигнал управлени . Принцип работы делител закЛюча-етс в следующем, В Начальный Момент времени один и счетчиков 1, 3 закрыт, а другой открит и производит подсчет входных импульсов, поступающих с чатотой еле довани fg . Пусть открыт счетчик 1 имеющий коэффициент пересчета N, при этом на его управл ющем входе П1 йсутствует разрешающий потенциал свы хода б,лока коммутации 2. На управл ющ входе второго счетчика 3 имеющего коэффициент пересчета (N+i), в этот момент присутствует запрещающий потенциал с другого выхода блока коммут ции ,2, ria выходе первого счетчика 1 импульсы следуют с частотой и поступают на вход дополнительного счетчика б, который осуществл ет под;счет К циклов работы первого счетчика 1, и может быть выполнен на элементах q меньшим быстродействием, чем первый; счетчик 1. дл устранени вли ни быстродействи дополнительного счётчика 6 на быстродействие iвсего делител сигнал с одного из ыходов счётчика ь дешифрируетс и одаетс на один из входов блока комутации 2, Прсле по влени сигнала на том входе блока коммутации он подотавливаетс к переключению, и перый импульс на выходе счетчика 1 выывает срабатывание блока, коммутации, ри этом блокируетс первый счетчик 1, и начинает работать второй счетчик , имеющий коэффициент пересчета (N+1), Сигнал ксммутации, поступаюие на управл ющие входы счетчиков L, 3, могут управл ть ими либо путем одачц соответствующих потенциалов на установочные входы триггеров (не показаны ) счетчиков, либо по счетному входу . .. . . . Выходной сигнал в.торого счетчика 3 .поступа.ет на другой сигнальнь1й вход дополнительного счетчика и на вход третьего счетчика 4. В первый момент после, переключени подсчет числа цик.лов счета второго счетчика 3 осуществл ет дополнительный счетчик б,,так как на Управл ющем вхоДе имеетс раэрёшак1ЩйЙ пэтенциал с выхода блока блокировки 7, в то врем как на одном из управл ющих входов треттб его счетчика 4 имеетс запрещающий потенциал с другого вы- . хода блока блокировали 7 , Дополнительный счетчик 6 производит псдсчёт р 11икл6в счёта счетчика 3, Поскольку КЧ-р С(МН1-И 4 0-г|ч М+, то при любом коэффициенте делени да1кЯ сумМа коэффициентов К и р равна (N+1), Следовательно, дополнительный .счетчик 6 может быть вьшолнен в виде .счеагчика с досто нным коэффициентом пересчета, также равным (N+1) , как и кбэф фициёнт пересчета счетчика 3. Дл получени коэффициента К и состав счетчика 6 .может ёыть включен, например, деИгифратор (не показано) , требуемый выходной канал которого (коэффициейт К) задаетс при помощи внешнего упра1вле.ни , а сигнал дл управлейи .блоком блокировки 7 в этом случае-будет формироватьс При полном заполнении дополнительного счетчика 6 и при переходе его в исходное с.осто ние. При этом сработает блок блокировки 7, осуществл ет блокировку дополнительного счетчика 6. и разрешает -работу третьему счетчику 4, который производит подсчёт оставшихс S циклов работы второго счетчика 3. В этом случае также дл устранени .вли ни быстродейст- . ВИЯ третьего счетчика 4 на быстродействие всего делител после завершени предпоследнего (S-1) цикла работы счетчика 3 на выходе третьего счетчика 4 по вл етс выходной сигнал, под дейс.твием которого срабатывает блок блокировки 5, с выходов которого подаетс запрещающий потенциал на другой управл ющий вход третьего счет чика 4 и разрешающий потенциал на вход второго сметчика 3 и на один из входов блока коммутации 2, подготавлива его к переключению. Следующий . выходной импульс второго счетчи1 а 3 по вл етс одновременно на o6orfx выходах, и на последнем формируетс выходной импульс делите .л . Этот импульс осуществл ет возврат в первоначальное состо ние блоков блокировки 5, 7, которые могут быть выполнены при помощи трйггеров и логических элементов, А импульс р выхода-второго счетчика 3 вызывает срабатывание блока коммутации 2, который . обеспечивает переключение входн импульсов с второго счетчика 3 на вхо . первого счетчика 1. Цикл работы при этом завершен и начинаетс новый. Необходимый коэффициент пересчета S тре тьего счетчика 4 может быть задан при помощи внешнёго управлени . В некоторых случа х на;вход уйтрой ства коммутации можно подать импульс стробирующего выхода счетчика 3. . Таким образом, третий счетчик 4 осуществл ет подсчет циклов счета второго сЧ:етчйка 3, имеющего коэффициёйт пересчета (N+1) , а допйлнйтельный счетчик б осуществл ет подсчет К циклов.счета йервого счетчика 1, имею щегр коэффициент .пересчета N, и Р цик лов второго счетчика 3, одновре менно при помо1да блоков блокировки и коммутаций, осуществл етс включение .того или иного счетчика без .потери, быстродействи . Формула изобретени Делитель частоты импульсов с пер менным коэффициентом делени , содёржащий два счётчика импульсов с посто нными ; коэффициентами пересчета, первые входы которых соединены с вход ной шиной, вторые входы соединены с выходами блока коммутации, дв-а входа которого соединены с выходами упом нутых счетчиков импульсов, третий счетчик импульсов, опин вхоп котопого соединен с выходом одного из упом нутых счетчиков импульсов, второй выход которого соединен с ,по устпойствл и одним входом блока блокировки, второй вход которого соединен с выходом третьего счетчика импульсов, второй вход которого соединен с первой шиной управлени , один в.ыход блока блокировки соединён с третьим входом первого из упом нутых счетчиков импульсов и третьим входом блока коммутации, а второй выход блока блокировки соединен с третьим входом третьего счетчика импульсов,отличающий с тем, что, с целью увеличени быстродействи , введены дополнительный счетчик, импульсов и дополнительный блок блокировки, один вход которого соединен с вторьаи выходом первого счетчика импульсов с посто нным коэффициентом пересчета, второй вход дополнительного блока блокировки соединен с первым выходом дополнительного счетчика импульсов, второй выход которого подключен к дополнительному входу блока коммутации, второй вход которого соединен с первьгм входом дополнительног счетчика импульсов , в вход которого соединен с выходом второго счетчика импульсов с посто нным коэффициентом пересчета , а третий вход соединен с первым выходом дополнительного блока блокировки, второй выход которого подключен к дополнительному входу третьего счетчика импульсов, причем четвертый вход дополнительнго счетчика импульсов соединен с второй шиной управлени .. . Источники информации, Прин тые во внимание- при экспертизе 1.За вка Великобритании № 1396569, кл. G 4 А, 64.06.75. 692093 of the first of the mentioned pulse counters and the third input of the switching unit,: and the second output of the block; ki is connected to the third input of the third OF pulse counter, an additional pulse counter and an additional blocking unit are entered, one input. which is connected to the second output of the first pulse counter with a constant conversion factor, the second input of the additional blocking unit is connected to the first output of the additional pulse counter, the second output of which is connected to the additional input of the switching unit, the second input of which is connected to the first input of the additional pulse counter, the second input of which is connected to the output of the second counter of CQB impulses: with a constant reset coefficient, the pair, and the third input is connected to the output terminal of the additional block of the block The second output of the keys to the auxiliary input is one third of the pulse counter, and the fourth input of the additional pulse counter is connected to the second control bus. laziness: , -; :; -. The structural electrical circuit of the described divider is shown in the drawing. - .. Divider contains counter 1 impulses with recalculation factor N, switching unit 2, counter 3 pulses with recalculation coefficient (N + 1), third counter 4 pulses, block interlock 5, adding impulses 6 pulses, optional; blocking unit 7. The input signal is fed to the input. bus 8, the output signal is removed from output 9. A control signal is applied to bus 10.11. The principle of operation of the divider is as follows: At the Starting Point, one of the counters 1, 3 is closed, and the other opens and counts the input pulses arriving at a frequency of just fg. Let counter 1 be open which has a recalculation factor N, while its control input P1 has a resolving potential sv b, commutation switch 2. There is a forbidding potential at the control input of the second counter 3 having a recalculation coefficient (N + i) From the other output of the switching unit, 2, ria, the output of the first counter 1, the pulses follow with frequency and arrive at the input of the additional counter b, which performs the; counter K operation cycles of the first counter 1, and can be performed on elements q with lower speeds it than the first; counter 1. to eliminate the effect of the speed of the additional counter 6 on the speed of the whole divider, the signal from one of the outputs of the counter is decrypted and sent to one of the inputs of the switching unit 2, when the signal appears on that input of the switching unit, it is switched to the switch, and the first pulse at the output of counter 1, the unit triggers, switching, the first counter 1 is blocked, and the second counter starts working, having a conversion factor (N + 1), a signal to switch, sent to the control inputs of the counter in L, 3, they can be controlled either by supplying the corresponding potentials to the installation inputs of the triggers (not shown) of the counters, or by counting the input. .. . . The output signal of the second counter 3. Access. To another signal input of the additional counter and to the input of the third counter 4. At the first moment after switching over, the count of cycles of counts of the second counter 3 performs an additional counter b, since There is a relay that is connected to the output of block 7, while one of the control inputs of a tertb of its counter 4 has a inhibitory potential from another one. the block was blocked by 7, Additional counter 6 produces the psdcount p 11ikl6 in the counter 3 count, since QCh-p C (MN1-I 4 0-g | h M +, then for any dividing coefficient, the sum of the K and p coefficients is equal to (N + 1 ) Therefore, the additional counter 6 can be executed in the form of a counter with a constant conversion factor, also equal to (N + 1), as well as a counter conversion factor of 3. To obtain the coefficient K and the composition of the counter 6. Can be enabled, for example, a de-diffuser (not shown), whose desired output channel (K coefficient) is given by and the help of the external control, and the signal for controlling the blocking block 7 in this case will be generated When the additional counter 6 is completely filled and when it goes to the initial independent state. At the same time the block of the block 7 is activated, it blocks the additional counter 6. and allows - the work of the third counter 4, which counts the remaining S cycles of operation of the second counter 3. In this case also, neither the speed of operation is eliminated. VIA of the third counter 4 on the speed of the entire divider after the completion of the penultimate (S-1) cycle of the counter 3 at the output of the third counter 4 appears the output signal, under the action of which the block 5 is activated, from the outputs of which the inhibitory potential is applied to another control the input of the third counter 4 and the permissive potential at the input of the second estimator 3 and one of the inputs of the switching unit 2, preparing it for switching. Next one the output impulse of the second counter 3 appears simultaneously on the o6orfx outputs, and at the last the output impulse of the divider is formed. This pulse returns to the initial state of the blocking blocks 5, 7, which can be performed using the triggers and logic elements. And the pulse p of the output-second counter 3 triggers the switching unit 2, which. switches the input pulses from the second counter 3 to the input. first counter 1. The work cycle is completed and a new one starts. The required conversion factor S of the third counter 4 can be set using external control. In some cases, the input of the switching device can give a pulse to the gate output of the counter 3.. Thus, the third counter 4 calculates the counting cycles of the second MF: etychka 3, which has a conversion factor (N + 1), and the double-count counter b performs the calculation of K cycles of the first counter 1, it has a normal conversion factor of N, and P the cycles of the second counter 3, at the same time with the help of interlocking and switching blocks, turn on this or another counter without losing, speeding up. The invention The pulse frequency divider with a variable division factor, containing two pulse counters with constants; conversion factors, the first inputs of which are connected to the input bus, the second inputs are connected to the outputs of the switching unit, the two inputs of which are connected to the outputs of the pulse counters, the third pulse counter, which is connected to the output of one of the pulse counters, The second output of which is connected to, by means of, a device and one input of the blocking block, the second input of which is connected to the output of the third pulse counter, the second input of which is connected to the first control bus, one in. output of the block of blocking and connected to the third input of the first of the mentioned pulse counters and the third input of the switching unit, and the second output of the blocking block is connected to the third input of the third pulse counter, which is different in that, in order to increase speed, an additional counter is added , one input of which is connected to the second output of the first pulse counter with a constant conversion factor, the second input of the additional blocking unit is connected to the first output of the additional counter pulses, the second output of which is connected to the auxiliary input of the switching unit, the second input of which is connected to the first input of the additional pulse counter, to the input of which is connected to the output of the second pulse counter with a constant conversion factor, and the third input is connected to the first output of the additional blocking unit, the second output of which is connected to the auxiliary input of the third pulse counter, the fourth input of the additional pulse counter being connected to the second control bus ... Sources of information Taken into account in the examination 1. For Britain, No. 1396569, cl. G 4 A, 64.06.75.
2.Авторское свидетельство СССР № 421132, кл. ri 03 К 23/00, 20.06.72. (прототип).2. USSR author's certificate number 421132, cl. ri 03 K 23/00, 06/20/72. (prototype).