SU689438A1 - Устройство дл сопр жени основной пам ти цифровой вычислительной машины с каналами ввода-вывода - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть использовано в устройствах управлени  основной пам тью. Известно устройство дл  сопр жени  основной пам ти с каналами ввода-вывода 1, содержащее буфер считанной из основной пам ти информации, регистр считанной информации, выход которого подсоединен к шине информации. Недостаток устройства - ограниченна  скорость передачи данных. Известно также устройство дл  сопр жени  основной пам ти с каналами вводавывода 2, содержащее последовательно соединенные входную инфор.мационную шпну , буферную пам ть, выходную шину и матрицу адресов. Недостаток устройства состоит в том, что оно имеет малое быстродействие, так как обмен осуществл етс  одиночными информациноными словами, либо требуетс  дополнительное обрамление к матрице адресов. Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  сопр жени  основной пам ти ЦВМ с каналами ввода-вывода 3, содержащее последовательно соединенные шину информации основной пам ти, буферную пам ть, регистр информации канала и шину информации каналов ввода-вывода, последовательно соединенные шину номера канала, дешифратор, регистр сопровождени  каналов и шину сопровождений каналов ввода-вывода, причем шина номера канала соединена со вторым входом буферной пам ти и с первым входом регистра зан тости буферной пам ти. В известном устройстве по каждому запросу от каналов ввода-вывода запускаетс  соответствуюший блок основной пам ти. Считанное информационное слово записываетс  в буферную пам ть, а при незан тости выходной щины оно сч ть ваетс  из буферной пам ти и передаетс  по выходной шине в канал ввода-вывода. В режиме четырехкратного расслоени  основной пам ти обмен осуществл етс  одним информационHfjM словом вместо четырех. Информаци  в буферной пам ти не накапливаетс . Таким образом, буферна  пам ть используетс  не эффективно, а обращение по каждому запросу канала вводавывода к основной пам ти уменьшает скорость обмена информацией с каналами. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени  основной пам ти ЦВМ с каналами ввода-вывода, содержащее блок буферной пам ти, выход которого соединен с первым входом регистра информации канала, дешифратор, выход которого соединен через регистр сопровождени  канала с первым выходом устройства , и регистр зан тости буферной пам ти, причем первый вход блока буферной пам ти  вл етс  первым входом устройства,второй вход устройства соединен с первыми входами дешифратора и регистра зан тости буферной пам ти и со вторым входом блока буферной пам ти, а выход регистра информации канала  вл етс  вторым выходом устройства, введены регистр управлени , шифратор, триггер сопровождени , п ть элементов И и три элемента ИЛИ. Третий вход устройства соединен с первым входом регистра управлени , со вторым входом регистра зан тости буферной пам ти и с третьим входом блока буферной пам ти . Первый выход регистра управлени  соединен с первыми входами первого и второго элементов И, первый выход шифратора со вторым входом первого элемента И и с первым входом третьего элемента И. Второй выход регистра управлени  соединен со вторыми входами второго и третьего элементов И, второй выход шифратора - с третьими входами второго и третьего элементов И. Выходы первого, второго и третьего элементов И через первый элемент ИЛИ соединен с первым входом четвертого элемента И, второй, третий входы и выход которого соединены соответственно с третьим выходом регистра управлени , с выходом триггера сопровождени  и с третьим входом регистра зан тости буферной пам ти. Четвертый вход устройства соединен со входом шифратора, с четвертым входом регистра зан тости буферной пам ти и через второй элемент ИЛИ со входом триггера сопровождени . Разр дные выходы регистра зан тости буферной пам ти через третий элемент ИЛИ соединены с первым входом п того элемента И, первый выход которого соединен со вторыми входами дешифратора и регистра информации канала. Второй вход п того элемента И  вл етс  п тым входом устройства , шестой вход устройства - вторым входом регистра управлени , третий вход которого соединен со вторым выходом п того элемента И.

Структурна  схема устройства представлена на чертеже.

Устройство дл  сопр жени  основной пам ти ЦВМ с каналами ввода-вывода содержит блок 1 буферной пам ти, регистр информации канала 2, дешифратор 3, регистр сопровождени  каналов 4, регистр управлени  5, шифратор 6, элементы И 7- 9, элемент ИЛИ 10, элемент И И, элемент ИЛИ 12, триггер сопровождени  13, регистр зан тости буферной пам ти 14, элемент ИЛИ 15, элемент И 16.

Иа чертеже обозначены вход 17, выход 18, входы 19, 20, выход 21 и входы 22-24. Устройство работает следующи.м образом .

Блок буферной пам ти 1 дл  каждого подключенного канала ввода-вывода содержит четыре  чейки, которые представл ют собой буферную группу соответствующего канала.

Адрес буферной группы в блоке 1 определ етс  кодом номера канала, поступающим на вход 20. Адрес  чейки в буферной

группе определ етс  младшими разр дами адреса основной пам ти, поступающими на оход 19. В режиме четырехкратного расслоени  основной пам ти эти разр ды адреса определ ют номер логического блока

основной пам ти. Дл  каждой  чейки блока 1 устройство содержит триггеры зан тости , которые подтверждают наличие информации в соответствующих  чейках блока 1. Триггеры дл  всех  чеек блока 1 вынесены в отдельный регистр зан тости 14. Триггеры зан тости адресуютс  аналогично  чейкам блока 1.

В режиме чтени  информации из основной пам ти со стороны каналов поступает

код номера канала иа вход 20 устройства, младшие разр ды алреса на вход 19 и сигиал режима чтени  - на вход 24. Код номера канала поступает на регистр зан тости буфера 14 и выбирает из него триггеры зан тости буферной группы дл  этого канала ввода-вывода. В исходном состо нии все четыре триггера зан тости сброшены . Состо ние этих триггеров элемент ИЛИ 15 передает на элемент И 16. На этот же

элемент поступает сигнал режима чтени  со входа 24. Этот сигнал опрашивает на элементе И 16 состо ние  чеек буферной группы этого канала ввода-вывода. Так как в  чейках буферной группы информации

нет, то формируетс  обращение к основной пам ти за чтением требуемой информации. При этом по сигналу обращени  к основной пам ти с выхода элемента И 16 в регистр управлени  5 принимаютс  младшие разр ды адреса со входа 19 и сигнал блокировки накоплени . В режиме чтени  при четырехкратном расслоении всегда запускаютс  четыре блока основной пам ти. Через врем , равное времени выборки, последовательно от каждого блока основной пам ти по входу 23 поступают сигналы сопровождени . Информаци  последовательно поступает на вход блока буферной пам ти 1 по входу 17. Одновременно с записью информации в блок 1 в единичное состо ние устанавливаютс  триггеры зан тости соответствующих  чеек. Адрес устанавливаемо-го триггера зан тости определ етс  кодом номера канала, дл  которого осуществл етс  накопление информации, и сигналом сопровождени , определ ющими адрес  чейки в буферной группе. Установка триггеров зан тости осуществл етс  по сигналу элемента И 11. Каналы ввода-вывода в режиме чтени , как правило, обмениваютс  больщими массивами информации , котора  располагаетс  в основной пам ти в смежных  чейках по последовательно возрастающим адресам. При каждом последующем обращении от капала вводавывода поступает адрес  чейки основной пам ти, увеличенный на единицу, начина  с младшего разр да. Поэтому в блоке 1 накапливаетс  информаци , которую канал ввода-вывода прочтет при следующих обращени х . Не устанавливаетс  триггер зан тости дл   чейки, в которую принимаетс  затребованное информационное слово, так как оно сразу же передаетс  в канал из блока 1 через регистр информации канала 2 на выход 18. Например, канал ввода-вывода начинает чтение информации с адреса , в младших разр дах которого находитс  код 10. В этом случае во врем  поступлени  считанной информации триггеры зан тости буферной группы с адресами 00, 01, 10 не устанавливаютс . Накопление осуществл етс  лишь в  чейке с адресом 11. Управление записью в блок 1 осуществл етс  элементами И 7, 8, 9, ИЛИ 10 и И 11. На входы элементов И 7-9 поступают закодированные сигналы сопровол дени  с шиъЬратора 6 и младшие адреса с регистра управлени  5, определ ющие адрес затребованного информационного слова. На элементах И 7, 3, 9 осуществл етс  сравнение поступающих закодированных разр дов сопровождени  с младшими разр дами адреса регистра управлени  5. Если код на шифраторе 6 больше кода разр дов адреса в регистре управлени  5, то на выходе элемента ИЛИ 10 по витс  сигнал, разрешающий запись в блок 1. Сигнал на выходе элемента ИЛИ 10 в зависимости от кода озифратора 6 и кода в младших разр дах адреса, установленного в регистре управлени  5, приведен в таблице управлени  записью. Таблица Установка триггеров зан тости осуществл етс  при наличии обобщенного сигнала сопровождени , который поступает на вход элемента И 11 с триггера сопровождени  13. В случае обмена управл ющей информацией в регистре управлени  5 по входу 22 фиксируетс  сигнал блокировки накоплени . Этот сигнал непосредственно с регистра управлени  5 блокирует установку триггеров зан тости на элементе И 11. Таким образом, при чтении из основной нам ти затребованного канало.м ввода-вывода информационного слова параллельно с ним принимаетс  информаци , котора  предварительно накапливаетс  в блоке буферной пам ти 1. При следующих обращени х этого канала ввода-вывода чтение информации осуществл етс  из блока 1. Код канала, поступающий по входу 20, выбирает четыре триггера зан тости из регистра зан тости буферной пам ти 14. Так как в блоке 1 была накоплена информаци  дл  этого канала, то не все триггеры зан тости наход тс  в состо нии «О. При этом сигнал зан тости на выходе элемента ИЛИ 15 поступает на вход элемента И 16. Сигнал режима чтени  опрашивает состо ние триггеров зан тости. При наличии одного из триггеров в единично.м состо нии на выходе элемента И 16 возннкает сигнал, под управлением которого осуществл етс  прием требуемого информационного слова из блока 1 на регистр информации канала 2, с выхода которого информаци  передаетс  в канал ввода-вывода. Номер канала, в который передаетс  информационное слово, определ етс  регистром сопровождени  канала 4. Это сопровождение формируетс  из кода номера канала, который дешифруетс  на дешифраторе 3, и с выхода регистра сопровождени  4 по выходу 21 передаетс  в соответствующий канал ввода-вывода. Адрес  чейки блока 1, из которой считываетс  информационное слово, определ етс  кодом номера канала со входа 20 и младшими разр дами адреса со входа 19. Одновременно со считыванием сбрасываетс  триггер зан тости, определенный этим адресом. Считывание из блока 1 по обращени м этого канала продолжаетс  до тех пор, пока канал не прочтет все накопленные слова . После каждого чтени  сбрасываетс  соответствующий триггер зан тости. Например , при накоплении трех информационных слов последовательные три обращени  от канала прочитают и сброс т все триггеры зан тости. При поступлении четвертого обращени  чтение осуществл етс  из основной пам ти с накоплением следующего массива информации в блоке 1. Таким образом, предварительное накопление информации в блоке буферной пам ти уменьшает число обращений к основной пам ти (за однн цикл основной пам ти выбираетс  четыре слова, а не одно). Это позвол ет сократить число конфликтов при обращени х к основной пам ти между разными каналами ввода-вывода. Увеличиваетс  скорость обмена информацией с каналами на 75%, так как из четырех обращений канала за информацией по трем осуществ

Claims (1)

1. Формула изобретения

   Устройство для сопряжения основной памяти цифровой вычислительной машины с каналами ввода-вывода, содержащее блок буферной памяти, выход которого соединен с первым входом регистра информации канала, дешифратор, выход которого соединен через регистр сопровождения канала с первым выходом устройства, и регистр занятости буферной памяти, причем первый вход блока буферной памяти является первым входом устройства, второй вход устройства соединен с первыми входами дешифратора и регистра занятости буферной памяти и со вторым входом блока буферной памяти, а выход регистра информации канала является вторым выходом устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит регистр управления, шифратор, триггер сопровождения, пять элементов И, три элемента ИЛИ, причем третий вход устройства соединен с первым входом регистра управления, со вторым входом регистра занятости буферной памяти и с третьим входом блока буферной памяти, первый выход регистра управления соединен с первыми входами первого и второго элементов И, первый выход шифратора соединен со вторым входом первого элемента И и с первым входом третьего элемента И, второй выход регистра управления соединен со вторыми входами второго и третьего элементов И, второй выход шифратора соединен стретьи5 ми входами второго и третьего элементов

   И, выходы первого, второго и третьего элементов И через первый элемент ИЛИ соединены с первым входом четвертого элемента И, второй, третий входы и выход θ которого соединены соответственно с третьим выходом регистра управления, с выходом триггера сопровождения и с третьим входом регистра занятости буферной памяти, четвертый вход устройства ⁵ соединен со входом шифратора, с четвертым входом регистра занятости буферной памяти и через второй элемент ИЛИ со входом триггера сопровождения, разрядные выходы регистра занятости буферной ⁰ памяти через третий элемент ИЛИ соединены с первым входом пятого элемента И, первый выход которого соединен со вторыми входами дешифратора и регистра информации канала, второй вход пятого эле⁵ мента И является пятым входом устройства, шестой вход устройства — вторым входом регистра управления, третий вход которого соединен со вторым выходом пятого элемента И.

   )