SU683025A1 - Мажоритарный логический элемент - Google Patents
Мажоритарный логический элементInfo
- Publication number
- SU683025A1 SU683025A1 SU731945420A SU1945420A SU683025A1 SU 683025 A1 SU683025 A1 SU 683025A1 SU 731945420 A SU731945420 A SU 731945420A SU 1945420 A SU1945420 A SU 1945420A SU 683025 A1 SU683025 A1 SU 683025A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- unit
- weights
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
наличии импульсов менее чем на п ти входах порсгоиого элемента одновременно ла выходе элемента ИЛИ 35 сигнал не но .чл ет-е , что соответствует нулю.
Пусть на входные шины 1, 3, 5, 7, 8 одновременно лостулнли сигналы, равные единице. Тогда на выходах , Wi,, ,, 15, iG соответствующих преобразозат лей весов на два входа по вл ютс единицы , соответствующие наборам весов комбниа-ций трех значеннй одного или двух входов . Цри этом с выхода единина поступает на первые входы элементов И 19, И 22 и второй вход элемента ИЛИ 23, на второй и первый входы соотпзетственно элементов И 9, ИЛИ 23 поступает си1Ч а;1 «единица с элемента ИЛИ J1, в результате чего единица по вл етс на выходе элемента И 19, огкуда она проходит на выход элемента ИЛИ 20. Этот сигнал еоответствует весу . Иа выходе элемента ИЛИ 23 также по вл етс единица, котора соответствует весу «1. На выходах tt/i, первого каскада формировани .набора весов сигналов «едлинца пет. Единица с элемепта ИЛИ /-/ постхнает па первые входы элементов И 26, И 29 и второй вход элемента ИЛИ оО. Иа вторые входы элеме1ггов И
24,И 25 и нервый вход элемента ИЛИ 30 поступает cnr;;aj «единица с элемента ИЛИ 15. Сигнал «единица с элемента И
16 поступает на вторые входы элементов И 28, И 29 и трет:п 1 вход элемента Р1ЛИ 27. В рез}льгате совпадени сигналов на входах элемепто15 И 26, И 29 на их выходах по вл етс едшмп.а. что соответствует весам «2 и «3. Ед 1ница с элемента И 26 попадает на выход WM через элемент ИЛИ 27. Аналогично сигнал с элемента И 29 попадает на выход Wyi через элемент ИЛИ
25.На выходе э.гемопта ИЛИ 30 по вл етс единица, соответствующа весу «1. Иа выходе элемента И 29 сигнала нет.
Сформированные на выходах каскадов фо)мировани наборов вееов сигналы попарно поступают на входы э.чсментов И
3 - И 34 и .каскада формировани заданного порога. При этом необходимо объедин ть выходы, веса которых в сумме составл ют заданный порог. Число пар определ етс возможным числом сочетаний весов, в сумме еоста;вл ющих заданный порог. При этом надо учитывать, что в каждом каскаде формировани Ha6oipa весов могут быть сигналы как с минимальным, так и с максимальным весами.
При п ти сигналах заданный порог «5 формируетс на выходе только элемента И 34, та;К как .на его входы ност} нают сигналы соответственно с весами «2 и «3. С элемента И 34 сигнал через элемент ИЛИ 35 поступает на выход схемы.
Предлагаемое изобретение позвол ет существенно сократить количество элементов блока фор:мировани порога за счет выполнени его двухступенчатым при увеличении порога и числа входов мажоритарного логического элемента.
Ф о р м у л а и 3 о б р е т е и и
Мажоритарный логический элемент, содержащий преобразователи весов па два входа, блок формировани порога, выходной элемент ИЛИ, отличающийс тем, что, с целью уирощени схемы при увеличении порога и числа входов, блок формировани порога выполнен двухступенчатым , содержащим два однотипных каскада формировани :пабора ;зесов пер150Й ст пени, взаимно дололн ющке весовые выходы которых nonapiio соединены со входами элементов И каскада формировани заданного порога второй ступени.
Источники информации, прин тые во внимание ири экспертизе:
1.Авторское свидетельство СССР Лд 373800, И 03 К 19/42, 1971.
2.Селлерс Ф. Методы обнаруже;1и ошибок в работе ЭЦВМ, «Мпр, 1972, с. 85.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731945420A SU683025A1 (ru) | 1973-07-17 | 1973-07-17 | Мажоритарный логический элемент |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU731945420A SU683025A1 (ru) | 1973-07-17 | 1973-07-17 | Мажоритарный логический элемент |
Publications (1)
Publication Number | Publication Date |
---|---|
SU683025A1 true SU683025A1 (ru) | 1979-08-30 |
Family
ID=20560407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU731945420A SU683025A1 (ru) | 1973-07-17 | 1973-07-17 | Мажоритарный логический элемент |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU683025A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2506696C1 (ru) * | 2012-09-10 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Мажоритарный элемент с многозначным внутренним представлением сигналов |
-
1973
- 1973-07-17 SU SU731945420A patent/SU683025A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2506696C1 (ru) * | 2012-09-10 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Мажоритарный элемент с многозначным внутренним представлением сигналов |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
SU683025A1 (ru) | Мажоритарный логический элемент | |
US5027312A (en) | Carry-select adder | |
US4564772A (en) | Latching circuit speed-up technique | |
US3697735A (en) | High-speed parallel binary adder | |
US3705299A (en) | Circuit arrangement for converting a decimal number coded in the bcd code into a pure binary number | |
JP2517897B2 (ja) | 同期式2進カウンタ | |
SU869058A1 (ru) | Кольцевой счетчик | |
SU746944A1 (ru) | Делитель частоты импульсов | |
SU860317A1 (ru) | Резервированный счетчик импульсов | |
SU696539A1 (ru) | Матричный дешифратор дл комбинаторного переключател | |
SU403074A1 (ru) | Вптб фонд s^=0-]e?t03, | |
SU782167A1 (ru) | Счетчик со взвешенным кодированием | |
SU932619A1 (ru) | Кольцевой сдвиговый регистр | |
GB1159578A (en) | Error Detection | |
SU708515A1 (ru) | Делитель частоты следовани импульсов с нечетным коэффициентом делени | |
SU864279A1 (ru) | Устройство дл сравнени чисел | |
SU563725A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU567214A1 (ru) | Устройство дл синхронизации фазы двух цифровых последовательностей | |
SU531151A1 (ru) | Устройство сравнени двух п-разр дных двоичных чисел | |
SU538496A1 (ru) | Делитель частоты | |
SU716063A1 (ru) | Буферное запоминающее устройство | |
SU830390A1 (ru) | Устройство дл обнаружени ошибокВ пАРАллЕльНОМ -РАзР дНОМ КОдЕС пОСТО ННыМ BECOM | |
SU408324A1 (ru) | Интегрирующее устройство | |
SU646325A1 (ru) | Устройство дл обмена информацией |