SU667173A3 - Аналогова лини задержки - Google Patents

Аналогова лини задержки

Info

Publication number
SU667173A3
SU667173A3 SU741987546A SU1987546A SU667173A3 SU 667173 A3 SU667173 A3 SU 667173A3 SU 741987546 A SU741987546 A SU 741987546A SU 1987546 A SU1987546 A SU 1987546A SU 667173 A3 SU667173 A3 SU 667173A3
Authority
SU
USSR - Soviet Union
Prior art keywords
gate
delay line
bus
link
transistor
Prior art date
Application number
SU741987546A
Other languages
English (en)
Inventor
Говард Бэйлей Уолтер
Original Assignee
Тексас Инструментс Инк (Фирма)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US320382A external-priority patent/US3877056A/en
Application filed by Тексас Инструментс Инк (Фирма) filed Critical Тексас Инструментс Инк (Фирма)
Application granted granted Critical
Publication of SU667173A3 publication Critical patent/SU667173A3/ru

Links

Landscapes

  • Amplifiers (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Testing Of Balance (AREA)
  • Manipulation Of Pulses (AREA)

Description

, 1 , , . ; -/Изобретение относитс  к области радиотехника, к. системам обработки сигналов, в частности к согласующим , фильтрам устройств передачи з;&р дов и устройствам детектировани  сигнала Дл  этих фильтров. . Известны аналоговые линии ки, содержащие МДП-транэистбры, конденсатор , шины синх1юнизиру)( цих импульсов flj .
Недостатком известных устройств.  вл етс  невозможность (Щвг считывани  инфо{ 1ации из отдёльньос звеньев.
Цель изобретени  обеспечение не разрушающего считйвани  сигнала в каждом звене и формировани  непрерывного выходного аналогового сигнала .
Дл  достижени  этой цели в аналоговую линию задержки,содержащую в каждом из звеньев два мдп-транзистора , соединенных последовательно причем между затвором и стоком ка одого из них включен конденсатор, затвор первого транзистора подключен ,к первой шине синхронизирух оих им пульсов , затвор второго - ко второй шине синхронизирующих импульсов, s каждое звено введены два МДП-транзистора , резистор, шина посто нного напр жени  и шина, причем затвор третьего транзистора подключен к стоку первого,затвор четвертого -
к стоку второго,стоки,третьего и четвертого объединены и подключены к выходу аналоговой линии задержки и через резистсф - к шине.
На чертеже представлена принципиальна  схема звена аналоговой линии
задержки;;---------,--,-..
Звено аналоговой линии задержки содержит четьфе МДП-транзистора 1-4, конденсаторы 5 и б, резистор 7, шины синхронизирухнцих импульсов 8,9, шину посто нного напр жени  10, общую шину 11, шину выходного сигнала 12, каскад-инжейтор 13.
Устройство работает следующим образом.
Входна  информаци  в виде зар да поступает на исток первого мдп-транзнстора первого звена линии за4: ержки и стекает в потенциальную  му, возникающую под затворе первого МДП-транзистора первого звена, на затвор которого подаетс  импульсное напр жение с первой шины синхронизирующих импульсо
Противофазное импульсное напр жение , поступающее на затвор второго
ЩП-транзйсторакаждого звена, в свою очередь формирует потенциальную
 му в толще полупроводника, в которую перёКёЩаётё  зар д, содержащийс  в потенциальной  ме под затвором первого транзистора.
Наличие зар да в потенциальных  мах под затворами первого и второго транзисторов каждого звена обусловлйваетР отпирающий потенциал на затворах третьего и .четвёртого транзисторов, пропорцйон ал ь ный з ар  ду. П от ё нци алы затворов третьего и четвертого транзисторов определ ют токи, протекающие в каналах третьего и четвёртого ме щу шинрй посто нного напр жени  и общей цтной.Эти .токи складываютс  на Ьезистор 7, падение напр жени  Ha lKC3l:dptipM соответству ет инфсфйавди, сойёржащейс  в звене аналоговой лйниизадёгз ски .;-;. .. .Формула изобретени 
Аналогова  лини  задержки, содержаща  в каждом из звеньев два МДПтранзистора , соединенных последовательно , причем между затвором и стоком каждого из них включен конденсатор , затвор первого транзистора подключен к первой шине синхронизирующих импульсов, затвор второго - ко второй шине синхронизирующих импульсов , отличающа с  тем, что, с целью обеспечени  неразрушающего считывани  сигнала в каждом звене и формировани  непрерывного вы хЬДнЬго аналогового сигнала, в каждое звено линии задержки введены два МДП-транзистсзра, резистор, щина посто нного напр жени  и обща  щина, причем затвор третьего транзистора подключен к стоку первого, затвор четвертого - к стоку второго, стоки третьего и четвертого объединены и подключены к шине посто нного напр жени  , их истоки также объединены и подключены к выходу аналоговой линии задержки и через резистор - к общей шине. .
Источники информации, прин тые во внимание при экспертизе ; 1. Бунстра Л., Сэнгс ер Ф.л. Устройство обработки аналоговой информации . Электроника, т.45 5, 1972, с.27.
1 .
В
3.//
SU741987546A 1973-01-02 1974-01-02 Аналогова лини задержки SU667173A3 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US320382A US3877056A (en) 1973-01-02 1973-01-02 Charge transfer device signal processing system

Publications (1)

Publication Number Publication Date
SU667173A3 true SU667173A3 (ru) 1979-06-05

Family

ID=23246160

Family Applications (2)

Application Number Title Priority Date Filing Date
SU741987546A SU667173A3 (ru) 1973-01-02 1974-01-02 Аналогова лини задержки
SU752190911A SU679171A3 (ru) 1973-01-02 1975-11-18 Трансверсальный аналоговый фильтр

Family Applications After (1)

Application Number Title Priority Date Filing Date
SU752190911A SU679171A3 (ru) 1973-01-02 1975-11-18 Трансверсальный аналоговый фильтр

Country Status (4)

Country Link
DD (1) DD114323A5 (ru)
ES (2) ES420770A1 (ru)
IT (1) IT994470B (ru)
SU (2) SU667173A3 (ru)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2389899B1 (ru) * 1977-05-06 1981-11-06 Thomson Csf

Also Published As

Publication number Publication date
SU679171A3 (ru) 1979-08-05
IT994470B (it) 1975-10-20
DD114323A5 (ru) 1975-07-20
ES420770A1 (es) 1976-09-01
ES444375A1 (es) 1977-05-16

Similar Documents

Publication Publication Date Title
US3937982A (en) Gate circuit
GB1324281A (en) Transmission gate including a transistor and biasing circuits
GB1514964A (en) Logic level difference shifting circuit
GB1381963A (en) Counter using insulated gate field effect transistors
GB1130055A (en) Multiple phase gating circuit
US3999081A (en) Clock-controlled gate circuit
GB1254537A (en) Digital computer apparatus
SU667173A3 (ru) Аналогова лини задержки
US5179294A (en) Process independent digital clock signal shaping network
GB1300495A (en) Logic circuit arrangement using insulated gate field effect transistors
GB1172387A (en) Logical Circuit with Field Effect Transistors
US3543055A (en) Four phase logic systems
EP0059722A1 (en) SYNCHRONIZED IGFET LOGIC CIRCUIT.
GB1290149A (ru)
US20180262191A1 (en) Switch control circuit
SE8103279L (sv) Samplings- och hallarkrets med offset-eliminering
EP0573419B1 (en) Low power dissipation autozeroed comparator circuit
SU1688398A1 (ru) Компаратор напр жений
SU794668A1 (ru) Регистр сдвига
KR100234564B1 (ko) 아날로그 지연회로
SU566350A1 (ru) Элемент дискретно-аналоговый линии задержки
SU746718A1 (ru) Устройство дл считывани информации из блоков пам ти
SU984013A1 (ru) Формирователь парафазных импульсов
JPS62123A (ja) パルス幅変換回路
SU499652A1 (ru) Многофазный генератор импульсов