Изобретение относитс к вычислительной технике, электротехнике, авт матике и, в частности, может исполь зоватьс в интегральных схемах и БИС на дополн ющих МДП-транзисторах. Известны логические элементы И-НЕ на дополн ющих МДП-транзисторах, содержащие пары дополн ющих Пи рканальных транзисторов, в которых сток п-канального транзистора подключен к стоку р-канального транзистора и к логическому выходу элемента , затвор п-канального транзистора подключен к затвору р-канально ного транзистора и к логическому вхо ду элемента, истоки и подложки Р канальных транзисторов всех пар подключены к шине питани , истоки и подложка П-канального транзистора первой пары и подложки п-канальных транзисторов остальных пар подключены к общей шине, истоки И-каналь ных транзисторов второй и последующих пар подключены к выходу предыдущей пары И. Недостатком известных элементов вл етс искажение передачи уровн напр жени логической единицы при некоторых наборах входных переменных Известен элемент И-НЕ, содержащий пары дополн ющих Пи р-канальных транзисторов, число которых равно числу входных логических переменных , в каждой паре исток и подложка р-канального транзистора подключены к шине питани , сток р-канального транзистора подключен к стоку Пканального транзистора и к соответствующему логическому выходу элемента; затвор р-канального транзистора подключен к затвору п-канального транзистора и к соответствующему логическому входу элемента: исток и подложка П-каиального транзистора первой пары и подложки и-канальных транзисторов остальных пар подключены к Общей шине, истоки ц-канальных транзисторов второй и последующих пар подключены к логическому выходу предыдущей пары. Элемент содержит дополнительные транзисторы, подключенные между выходом данной пары и выходом последующей пары, причем число дополнительных параллельно включенных транзисторов соответствует номеру данной пары, затвор первого и каждого из последующих дополнительных, параллельно включенных транзисторов подключен к логическому входу первой и последующих пар дополн ющих транзисторов, предшествующих данной паре. Дополнительные транзисторы предназначены дл улучшени передачи уровни напр жени логической единицы при некоторых наборах входных переменных 2). Недостаток элемента в том,, что до полнительные транзисторы образуют по следовательную цепь при передаче уровн напр жени и , что требует увеличени размеров дополнительных транзисторов при интегральном исполнении элементов пропорционально числу логических входов. Это приводит . к увеличению площади, занимаемой элементом на кристалле, и снижению быстродействи . Цель изобретени - уменьшение пло щади элемента при интегральном испол нении и повышение быстродействи . Дл достижени .поставленной цели вЛогическом элементе И-НЕ, содержащем пары дополн ющих П.и р-канальных транзисторов, число которых равно числу входных логических переменных, в каждой паре исток и подложка р-канального транзистора подключены к шине питани , сток рканального транзистора подключен к стоку П-канального транзистора и к соответсЭ-вующему логическому ЁГЫХО ду элемента, затвор /р-канального транзистора подключён к затвору П канального транзистора и к соответствующему логическому входу элемент исток и подложка h-канального тран зистора первой пары и подложки Цканальных транзисторов остальных па подключены к. общей шине, истоки И канальных транзистороввторой и последующих пар подключены к логическому выходу предыдуб1ей пары, а также содержащий дополнительные .Р канальные тран1зисторы в каждой паре начина со второй, число которых равно числу пар дополн ющих транзисторов , предшествующих данной,. затЁор первого и каждого :, следующе дополнительного транзистора подключен соответственно к логическому входу первой последующих пар допо н ющих транзисторов, предшествук)щих данной паре, истоки и подложки до полнительных р-канальных транзисто ров подключены к шине питани , а стоки - к логическому выходу, соответствующему данной паре дополн ющих транзисторов, . На чертеже представлена элЬктрическа принципиальна схема элемента И-НЕ.. Устройство содержит логические входы 1--4 элемента, логические выхо 5-8 элемента.ЧИСУ1О входов и выходов элемента соответствует числу пар до папн аощих Пир -канальных транзист ров и равно т.Истоки и подложки дополн ющих р-канальных транзисторов 9-12, соответственно,первой, второй, третьей и Гп-ой пары и истоки и подложки дополнительных Р-канальных транзисторов 13-13 подключены к шине 19 питани , сток транзистора 9 подключен к стоку дополн ющего Пканального транзистора 20 первой пары, к выходу 5 и к истоку дополн ющего П-канального транзистора 21 второй пары, сток транзистора 10 подключен к стокам транзисторов 13 и 21, к выходу б и истоку дополн ющего П-канального транзистора 22 третьей пары, сток которого подключен к стокам транзисторов 11, 14, 15, к выходу 7 и к истоку дополн ющего П-канального транзистора последующей пары (при m 4 к истоку транзистЬра 23 m -ой пары). Сток дополн ющего П-канального транзистора 23 т-ой пары подключен к выходу 8 и к стокам транзисторов 12,1б-18у Исток и подложка транзистора 20 первой пары и подложки транзисторов 21-23 остальных пар подключены к общей шине 24. В каждой .паре затворы дополн ющих Ц и р-канальных транзисторов (20 и 9, 21 и 10, 22 и 11, 23 и 12) подключены, соответственно , к логическим входам 1-4, Затворы дополнительных тгранзисторов 13,14, 16 подключены к логическому входу 1, затворытранзисторов 15, 17 - к логическому входу 2, затвор транзистора 18 подключен к логическому входу предшествующей ( пары. Устройство работает следукицим образом , На каждом из выходов 5-8 последовательно выполн ютс функции YI, от соответствующих входных /логических переменных Хт , где i- 1.2,3,. га. V S Xj ; V i . V V - ч ( ГЧ Ч . I «2 , зд Особенность работы элемента состоит в следующем. Если бы отсутст-. вовали дополнительные транзисторы, например, отсутствовал бы транзистор 13, то при йоступлении на вход 1 напр жени логического нул U° , а на вход 2 напр жени логической единицы U - на выходе 6 второй пары должен был бы .установитьс уровень напр жени U , близкий по величине к потенциалу шины питани . Однако, на выходе б напр жение будет меньше напр жени питани на величину порогового напр жени транзистора 21, через который уровень напр жени логической единицы с выхода 5 поступает на выход б. Очевидно, если элемент имеет m входов, то при поступлении напр жени логического нул на первый логический вход и напр жени логической единицы на остальные (га -1) входы, (т -1) П-канальных транзисторов окажутс The invention relates to computing, electrical engineering, automatics, and, in particular, can be used in integrated circuits and LSIs on additional MOSFETs. I-NOT logic elements on complementary MOSFETs are known, containing a pair of complementary Px channel transistors, in which the drain of an n-channel transistor is connected to the drain of a p-channel transistor and to the logic output of an element, the gate of an n-channel transistor is connected to the gate p -channel transistor and to the logical input of the element, the sources and the substrate P of the channel transistors of all pairs are connected to the power bus, the sources and the substrate of the U-channel transistor of the first pair and the substrate of the n-channel transistors of the other pairs Connected to the common bus, the sources of the I-channel transistors of the second and subsequent pairs are connected to the output of the previous pair I. A disadvantage of the known elements is the distortion of the transmission of the voltage level of the logical unit for some sets of input variables The AND-NOT element containing the pairs of complementary PIs is known p-channel transistors, the number of which is equal to the number of input logic variables, in each pair the source and the substrate of the p-channel transistor are connected to the power bus, the drain of the p-channel transistor is connected to the drain Pkanalno a transistor and a corresponding logic output member; the gate of the p-channel transistor is connected to the gate of the p-channel transistor and to the corresponding logic input of the element: the source and the substrate of the first-pair p-channel transistor and the substrate of the remaining pairs of the i-channel transistors, the sources of the c-channel transistors of the second and subsequent pairs connected to the logical output of the previous pair. The element contains additional transistors connected between the output of a given pair and the output of a subsequent pair, with the number of additional transistors connected in parallel corresponding to the number of this pair, the gate of the first and each of the subsequent additional transistors connected in parallel to the logical input of the first and subsequent pairs of additional transistors preceding this pair. Additional transistors are designed to improve the transmission of the voltage levels of a logical unit for some sets of input variables 2). The disadvantage of the element is that the additional transistors form a sequential circuit in transmitting the voltage level and, which requires an increase in the size of the additional transistors in the integral performance of the elements, is proportional to the number of logic inputs. This leads. to an increase in the area occupied by the element on the crystal, and a decrease in speed. The purpose of the invention is to reduce the area of an element during integral execution and to increase the speed. In order to achieve a goal in an NAND Logic Element containing pairs of complementary PIs and p-channel transistors, the number of which is equal to the number of input logic variables, in each pair the source and substrate of the p-channel transistor are connected to the power bus, the drain of the channel transistor is connected to the drain of the P-channel transistor and to the corresponding logical EHYHO of the element, the gate / p-channel transistor is connected to the gate of the P channel transistor and to the corresponding logic input the source element and the h-channel substrate transistors of the first pair and the substrate of the channel transistors of the rest of the pairs are connected to the common bus, the sources of the channel transistors of the second and subsequent pairs are connected to the logic output of the previous pair, and also containing additional .Р channel transistors in each pair starting from the second, whose number is equal to the number of pairs additional transistors preceding this one. The gates of the first and each: the next additional transistor are connected respectively to the logic input of the first subsequent pairs of additional transistors preceding this pair, the sources and the substrates of the additional p-channel transistors are connected to the power bus, and the drains to the logic output corresponding to this pair of complementary transistors,. The drawing shows an electrical schematic diagram of an AND-NOT element. The device contains logic inputs 1--4 elements, logical outputs 5-8 elements. The number of inputs and outputs of the element corresponds to the number of pairs to the papal general Feather-channel transistors and is equal to. Source and the substrates of the complementary p-channel transistors 9-12, respectively, of the first, second, third, and Gpth pair, and the sources and substrates of the additional P-channel transistors 13-13 are connected to the power line 19, the drain of the transistor 9 is connected to the drain of the complementary Channel transistor 20 the first pair, to the output 5 and to the source of the complementary n-channel transistor 21 of the second pair, the drain of the transistor 10 is connected to the drains of the transistors 13 and 21, to the output b and the source of the complementary n-channel transistor 22 of the third pair, the drain of which is connected to the drains transistors 11, 14, 15, to output 7 and to the source of the complementary P-channel transistor of the subsequent pair (at m 4 to the source of the transistor 23 of the m-th pair). The drain of the complementary P-channel transistor 23 of the tth pair is connected to output 8 and to the drain of transistors 12.1b-18u. The source and substrate of the first pair of transistor 20 and the substrate of transistors 21-23 of the other pairs are connected to a common bus 24. Each pair the gates of the complementary Q and p-channel transistors (20 and 9, 21 and 10, 22 and 11, 23 and 12) are connected, respectively, to logic inputs 1-4, Gates of additional transistors 13,14, 16 are connected to logical input 1 , gate of the transistors 15, 17 - to the logic input 2, the gate of the transistor 18 is connected to the logic input of the preceding (pairs. The device operates in the following way. At each of the outputs 5-8, YI functions are consistently performed from the corresponding input / logic variables Xm, where i is 1.2.3. ha. VS Xj; V i. VV - h ( HF I. 2, zd The feature of the element is as follows. If there were no additional transistors, for example, there would be no transistor 13, then when a voltage zero U ° was input to input 1, and logical unit U - at output 6 of the second pair, the voltage level U, which is close to value to the potential of the power bus. However, at the output b, the voltage will be less than the supply voltage by the value of the threshold voltage of the transistor 21, through which the voltage level of the logical unit from output 5 goes to output b. Obviously, if an element has m inputs, then when a voltage of a logical zero arrives at the first logic input and the voltage of a logical unit at the rest (ha -1) inputs, (t -1) U-channel transistors will appear
включенными последовательно между выходами первой и т-ой пары. Поэтому напр жение на выходе m -ой пары будет отличатьс от напр жени на выходе первбй пары на величину (т -1) U пор. П, где и пор. г-пороговое напр жение ц-канального транзистора. Если предположить, что на выходе 5 напр жение равно напр жению питани Е, то на выходе 8connected in series between the outputs of the first and m-th pairs. Therefore, the voltage at the output of the m-th pair will differ from the voltage at the output of the first pair by the value (t -1) U then. P, where and then. r-threshold voltage of the c-channel transistor. If we assume that the output voltage 5 is equal to the supply voltage E, then the output 8
.п. Если Ugbin-}- допустимому минимальному уровню напр жени логическо единицы, то предельное число входов логического элемента Из (1) следует, что, если/Е-идопК XUnop.h то практически построить логическую схему нельз . Чтобы устранить этот недостаток,включены дополнительные транзисторы . Например, если на входе 1 напр жение и°, а на вгсоде 2-и , то открываетс , р канальный транзистор 13 и на выходе 6устанавливаетс уровень напр жени логической единицы такой же, как и н выходе 5. Отметим, что врем установлени на выходах 6 и 5 будет прак тически одинаковым, если транзисторы 9 и 13 имеют одинаковые размеры и к выходам 5 и б подключены одинаковые емкостные нагрузки. Так как транзистор 13 предназначе дл установлени на выходе б уровн напр жени U при одной кoмбинaцF и входных сигналов, то этот транзистор может иметь минимальные размеры Аналогичные функции выполн ют и дополнительные транзисторы, подключенные к выходам других пар. Например, транзистор 14 обеспечивает уровень напр жени и на выходе 7при , ивч5 и, транз,истор 15 --при и° и Иа конец, оба транзистора 14 и 15 откры ты при Ug Ug j JTsce дополнительные транзисторы могут иметь минималь ные размеры, так какбыстродействие элемента будет ограничено только вре менем установлени уровн напр жени и° на выходе 8 при переключении напр жени на входе 1 из состо ни и в состо ние U и при уровне напр жени , равном и на всех остальных входах..P. If Ugbin -} is an admissible minimum voltage level of a logical unit, then the limit number of inputs of a logic element From (1) it follows that if / E-idiop XUnop.h then it is practically impossible to construct a logic circuit. To eliminate this disadvantage, additional transistors are included. For example, if the input voltage 1 and °, and the second voltage at the input, then the channel transistor 13 opens and the voltage level of the logical unit is set at the output 6 as well as at output 5. Note that the settling time at the outputs 6 and 5 will be almost the same if transistors 9 and 13 have the same size and the same capacitive loads are connected to the outputs 5 and b. Since the transistor 13 is designed to establish the voltage level U at the output b with one combination F and the input signals, this transistor can have minimum dimensions. Similar functions are performed by additional transistors connected to the outputs of other pairs. For example, transistor 14 provides a voltage level at the output of 7 when, IV5 and, trans, source 15 - when ° and Ia end, both transistors 14 and 15 are open when Ug Ug j JTsce additional transistors can have minimum dimensions, As the element's speed will be limited only by the time of setting the voltage level and ° at output 8 when switching the voltage at input 1 from the state to the state U and at the level of voltage equal to and at all other inputs.
Таким образом, все дополнительные транзисторы в предложенном элементе имеют при интегральной реализации значительно меньшие размеры, так как на них не накладываютс никакие дополнительные ограничени . Предложенное включение дополнительных транзисторов обеспечивает повышение быстродействи элемента при усзтановлении на выходах уровн напр жени логической единицы. изобретени Логический элемент И-НЕ, содержащий пары дополн ющих ц и р -канальных транзисторов, число которых равно числу входных логических пере 5енных , в казвдой паре исток и подложка р-канального транзистора подключены к шине питани , сток р канального транзистора подключен к стоку п-канального транзистора .и к соответствующему логическому выходу элемента, затвор р-канального транзистора подключен к затвору Цканального .транзистора и к соответствующему логическому входу элемента, исток и подложка И-канального транзистора первой пары и подложки П-канальных транзисторов остальных пар подключены к ое,(- шине, истоки пканальных транзисторов второй и последующих пар подключены соответственно к логичес ому выходу предыдущей пары, а также, содержащий дополнительные р-канальные транзисторы в каждой паре, начина со второй, число которых разно числу пар дополн ккаих транзисторов, предшествующих данной, затвор первого и каждого следующего дополнительного транзистора подключен соответственно к логическому входу первой и последующих пар дополнительных транзисторов, предшествующих данной паре, отличающийс тем, что, с целью уменьшени площади при интегральном исполнении и повышении быстродействи , .. истоки и подложки дополнительных р-канальных транзисторов подключены к шине питани , а :токи - к логическому выходу, соответствующему данной паре дополн ющих транзисторов. Источники информации, прин тые во внимание при экспертизе 1.Патент США 3769523, кл. 307-205, 1971. 2.Патент Великобритании 1300495, кл. Н 3 Т, 1972.Thus, all additional transistors in the proposed element are much smaller when integrated, as they do not impose any additional restrictions. The proposed inclusion of additional transistors provides an increase in the element's speed when the voltage level of a logical unit is installed at the outputs. The invention of an NAND logic element containing pairs of complementary C and R channel transistors, the number of which is equal to the number of input logic switches, in each pair of source and substrate of a p channel transistor is connected to the power bus, the drain p of the channel transistor is connected to the drain of the p -channel transistor .and to the corresponding logical output of the element, the gate of the p-channel transistor is connected to the gate of the Tschanal. transistor and to the corresponding logic input of the element, the source and the substrate of the I-channel transistor first the pairs and substrates of the P-channel transistors of the remaining pairs are connected to oh, (- bus, the sources of the second and subsequent pairs of channel transistors are connected respectively to the logical output of the previous pair, and also containing additional p-channel transistors in each pair, starting with the second, the number of which is different for the number of pairs of additional transistors preceding this one, the gate of the first and each next additional transistor is connected respectively to the logical input of the first and subsequent pairs of additional transistors prior to this pair, characterized in that, in order to reduce the area with integrated performance and increase speed, the sources and substrates of additional p-channel transistors are connected to the power bus, and: currents - to a logic output corresponding to this pair of additional transistors . Sources of information taken into account in the examination 1. US patent 3,769,523, cl. 307-205, 1971. 2. The patent of Great Britain 1300495, cl. H 3 T, 1972.