SU640291A1

SU640291A1 - N-digit binary squarer

Info

Publication number: SU640291A1
Application number: SU772531746A
Authority: SU
Inventors: Александр Владимирович Бирюков; Григорий Михайлович Левин; Владимир Андреевич Очеретнюк; Владимир Матвеевич Хуторецкий
Original assignee: Предприятие П/Я М-5973
Priority date: 1977-10-19
Filing date: 1977-10-19
Publication date: 1978-12-30

Description

введенного в сумматор 2 с регистра 1. На выхолче сумматора 2 образуетс в параллельном двоичном коде результат квадрнровани числа, установленного на регистре 1.entered into adder 2 with register 1. At the output of adder 2, the result of quadrangling the number set on register 1 is formed in a parallel binary code.

Алгоритм работы квадратора двоичных чисел рассмотрим на конкретном примере .- возведении в квадрат дес тичного числа 1,5, представл емого в двоичном коде числом «1111. Квадрат числа может быть получен умножением двух одинаковых чисел . Умножение в двоичном коде выгл дит следующим образом:The algorithm for the operation of the binary number quadrant will be considered on a concrete example. - squaring the decimal number 1.5, represented in the binary code by the number “1111. The square of a number can be obtained by multiplying two identical numbers. Binary multiplication is as follows:

1one

Под каждым частичным произведением Заказаны номера разр дов множител и множимого, из цифр которого оно образовано .Under each partial product, the order numbers of the multiplier and multiplicand, from the digits of which it is formed, are ordered.

При возведении числа в квадрат операцию умножени можно существенно упростить . Действительно, частичные произведени 1-2 и 2-1, 1-3 и 3-1, 1-4 и 4-1, 2-3 и 3-2, 2-4 и 4-2, 3-4 и 4-3, образованные разноименными разр дами сомноудвоение полученной суммы, что позволит учесть частичные произведени 1-2, 1-3, 1-4, 2-3, 2-4 и 3-4, 1000110 результата с суммирование полученного 1 - 1, 2-2, частичными произведени ми 3-3, 4-4 100011 10101 4-43-32-2 J 1 100001 Этот алгоритм п реализован в квадрато- 35 ре двоичных чисел. Образование частимОBy squaring a number, the multiplication operation can be greatly simplified. Indeed, partial products 1-2 and 2-1, 1-3 and 3-1, 1-4 and 4-1, 2-3 and 3-2, 2-4 and 4-2, 3-4 and 4- 3, formed by opposing discharges, the doubling of the sum obtained, which will allow to take into account partial products 1-2, 1-3, 1-4, 2-3, 2-4 and 3-4, 1000110 results with summation of the obtained 1 - 1, 2- 2, partial products 3-3, 4-4 100011 10101 4-43-32-2 J 1 100001 This algorithm n is implemented in quadratic 35 binary numbers. Partial education

ОABOUT

жителей, равны, частичные произведени 1-1, 2-2, 3-3, 4-4, образованные одноименными разр дами сомножителей, равны цифре в соответствующем разр де квадрируемого числа. Следовательно, операцию квадрировани можно представить следующим образом:inhabitants are equal, partial products 1-1, 2-2, 3-3, 4-4, formed by like digits of factors, are equal to the digit in the corresponding digit of the number to be squared. Therefore, the quad operation can be represented as follows:

выделение частичных произведений 2-1, 3-1, 3-2, 4-1, 4-2, 4-3 и их суммирование с учетом веса -разр довthe selection of partial works of 2-1, 3-1, 3-2, 4-1, 4-2, 4-3 and their summation taking into account the weight of the bits

1 1 20 25 30 ных произведений на выходе элементов И достигаетс организацией соединений выходов разр дов регистра числа и входов элементов И. Указанные частичные произведени со сдвигом на один разр д в сторону увеличени веса подаютс на входы сумматора 2, что эквивалентно удвоению вводимых чисел. В сумматоре производитс с учетом веса сложение удвоенных частичных произведений и частичных ироизведений , образованных разр дами сомножителей . Ввод последних в сумматор обеспечиваетс организацией соединений выходов регистра со входами сумматора. Эффективность предлагаемого устройства в сравнении с прототиподМ достигаетс за счет существенного упрощени устройства и иопьшкни его быстродействи .1 1 20 25 30 products at the output of the elements And is achieved by organizing the connections of the outputs of the register bits of the number and inputs of the elements I. These partial products with a shift by one bit in the direction of increasing the weight are fed to the inputs of the adder 2, which is equivalent to doubling the input numbers. In the adder, taking into account the weight, the sum of the doubled partial products and the partial images, formed by the discharges of the factors, is taken into account. The input of the latter into the adder is ensured by the organization of the outputs of the register with the inputs of the adder. The effectiveness of the proposed device in comparison with the prototype is achieved by significantly simplifying the device and implementing its speed.

Claims

1. Authors certificate of USSR L 269603, cl. G 06F 7/38, 1968.

2.Slezhanovsky OV, Biryukov A.V. and Khutoretskip V.M., Devices of a unified discrete-type block control system (UVSR-D). M., “Energy, p. 256, 1975.