Claims (1)
ЛИ ветви и к первому входу первого элемента И блока формировани топологии, второй вход которого соединен с входом инвертора блока формировани топологии, кажда модель ветви содержит триггеры, входы которых соединены с формирователем временных интервалов, причем второй вход первого триггера подключен к первому входу второго элемента И, к второму входу которого и к третьему входу первого элемента И подключены выходы второго триггера, входы задатчиков адресов, каждой модели ветви соединены с выходом первого элемента ИЛИ блока формировани топологии, содержащего второй элемент ИЛИ, подключенный через инвертор к второму элементу И, и последовательно соединенные третий элемент И и третий элемент ИЛИ, выход и вход которого подключены соответственно к входу и Bi-opoMy выходу блока управлени причем первый выход генератора импульсов соединен с вторым входом второго элемента И блока формировани топологии. выход которого подключен к входу фор .м ровател временных интервалов каж™ дои моделиветви, вход блока управлени соединен с четвертым входом первого элемента И каждой модели ветви, выход первого триггера каждой модели ветви подключен к входу второго элемента ИЛИ блока формирований топологии, а выход второго элемента ИЛИ кагвдой модели ветви соединен с входом третьего элемента И блока формировани топологии. Недостатком устройства вл ютс боль шие затраты времени на моделирование адресов, снижающие быстродействие устройства в целом. Целью дополнительного изобретени вл е1х: повышение быстродействи устройства , Эта цель достигаетс путем сюкраше шш времени моделировани адресов, за счет последовательно-параллельного мо делироваки адресов, а именно, последо вательно по разр дам и параллельно по одинаковым раарлдвм всех адресов. Дл этого в кшвдую модель ветви дополнительно введены (K-l) пары дискрет ных линий задержки, где К - максималь ное число разр дов в адресе узла и (К-1) элементов И, а в блок формировани топологии дополнительно введены (К-1) элементов И, () инверторов, () элементов ИЛИ, выход каждого из которых через инвертор подключен к nepsosvty входу соответствующего дополни тельного элемента И блока формировани ТОПОЛОГИИ, вторые и третьи входы которых соединены с первым и )pым входами первого элемента И блока формировааи топологии соответственно, выходы дополнительных элементов И блоки формировани топологии подключены к входам соответствующих пар дополнитель ных дискретных линий задержки моделей ветвейа выходы первых дополнительных дискретных Л1етий задержки каждой пары ссюдинены с дополнительными входами п вого элемента И соответствующей модел ветвИэ выкоиы вторых дополнительных дискретных линий за,аернски каждой пары соединены с дополнительными входами первого триггера соответствующей модел ветви и с первыми входами соответствую щих дополнительных элементов И этой модели ветви,вторые входы которых сое динены с выходом первого триггера этой модели ветШ, третий вход дополнитель ного элекданта И модели ветвНа кроме первого, соединен с выходом предьщуше6 4 го дополнительного элемента И этой мо дели ветвид выходы каждого из дополнительных элементов И модели ветви подключены ко входу соответствующего дополнительного элемента ИЛИ блока формировани топологии. На фиг. 1 изображена функциональна схема устройства; на фиг 2 - функциональна схема устройства дл К 3; на фиг. 3 показан фрагмент сетевого графика, рассмотренный в качестве примера На фиг. 1 обозначены; блок 1 моделей ветвей, блок 2 формировани топологии , блок 3 управлени , генератор 4 импульсов. Кажда модель ветви содержит дискретные линии задержки (ДЛЗ) 5,6 задатчики адресов начального и конечного узлов соответственно, дополнительные дискретные линии задержки (ДЛЗ) 7i , 7 формирователь 8 временных 2. 2 интервалов, триггеры 9, Ю, элемент И 11, 12, дополнительные элементы И 13j... .,, 13(j/, инвертор 14, элемент ИЛИ 15. Блок формировани топологии содержит элементы И 16, 17, 18, дополнительные элементы И 19..,. i9{K-l)i элементы ИЛИ 20, 21,22, дополнительные элементы ИЛИ 23 (к.- О инвертор 24, дополнительные инверторы 25j ...... ) Работа устройства рассматриваетс дл схемы на фиг. 2 на примере фрагмента сетевого графика (фиг. 3). На фрагменте показаны 2 узла сетевого графика с ветв ми, узлы показаны кружками, а ветви - стрелками, при этом адреса узлов (125 и 316) показаны в кружках, а номера ветвей проставлены над их изображени ми . Пунктиром показаны ветви, которые окончились до рассматриваемого момента, а сплошными лини ми (ветви CS , ) показаны ветвк которые окончились одновременно в рассматриваемь й момент. (ВетвиЬ,С,(,Й,)1 еше не начались ). Пусть в качестве ДЛЗ используютс декадные счетчики импульсов с потенциальным выходом (далее упом нутые элементы будем называть счетчиками). Пусть, далее адреса узлов представлены Б дополнительном коде (тоЭ, в счетчиках записаны числа, дополн ющие разр д адреса до полной ewKocTJi счетчика, т.е. до 10). Причем сотни записываютс в ДЛЗ первой пары, тогда первоначальное содержимое счетчЕгков ссютветствует таблнде . Пусть в рассматриваемый момент вре мени содержимые счетчиков соответствуют таблице. Как отмечено выше, рассмот рение работы начинаетс с момента, когда одновремеггао око1г-1йлись ветви, сд, i , которые окончились последними из ветвей , вход щих в уэлы 125 н 316 (ветви показанные пунктиром на фиг. 3 окончились раньше), В момент окончани ветвей установились в единицу триггеры 9 моделей ветвей s , i . Выходы триг геров 9 этих моделей ветвей через элемент ИЛИ 2О и инвертор 24 запрещают поступление импульсов серии А на формирователи 8 временных интервалов всех моделей ветвей, эти же выходы обеспечивают разрешающий потенциал на вторых входах элементов И 13 j, И iS. моделей ветвей CS, . Единичный выход вп мента ИЛИ 2О обеспечивает разрешающий потенциал на третьих входах элементов И 19 i, И 19г нка BTqjOM входе элемента И 17, поскольку на выходах элемен..гов ИЛИ единичных сигналов нет, на первые входы элементов И 19, И 19g, через инверторы также подаютс разрешаюшие потенциалы, и чер«з влемен ты И 17, ИЛИ 21, И 19j, И 192. « входы счетчиков начинают поступать импульсы серии Б, После поступлени одног импульса серии Б по вл ютс сигналы ни выходах счетчиков 7 (модель ветвей Ь, С, d ), 7g (модель ветви О ) 7 j (модель ветвейg,t), 7 (модель ветви i ). Поскольку в каждой модели ветви элементы И 13|, И IS. собраны по приор йтетной схе ме (с приоритетомдп старшего разр да), то вданичныйсЕГнал по витс только на выходе элемента И 13 модели ветви о.. Через элемент ИЛИ 23 и игшертор 25 &тот сигнал запретит поступление имкульсов серии Б на выход .элемента И 19, о значит , к ка входы всех счетчнков старшегЬ разр да (т. а. счетчиков 7 , 7|). Нулевой сигнал на выходе элемента И 13 модели ветви запрещает по вление едиккччого сигнала на выходе злемагге И 132 модели ветви i Импульсы серии Б продолжаиу посту- петь на входы счетчиков дес тков н еди« ниц. После следующего импульса серии Б по вл етс сигнал на первом входе элемента И 13 модели ветви d ; единичный сигнал на выходе элемента И той же модели ветви разрещает по вление 8ТОГО сигнала па выходе элемента И 13,j , который через элемент ИЛИ 232 инвертор 252 элемент И 192 запрещает поступление импульсов серии Б на входы счетчиков дес тков всех моде- /2 лей ветвей (т.е. на все элементы 7, , г i 2 идновременно единичные сигналы -ПОЯВЛЯЮТСЯ на выходах элементов 7 моделей вel0eйЪ, . В дальнейщем m,iпульсы cepini Б поступают только на счетчики 5, 6. Через три импульса се- . рш1 Б по вл етс сигнал на выходе счет чика 6 модели ветви Ct н счетчнков 5 моделей ветвей Ь,С. Так как ветвь CS оканч1юаетс последней в узле 125, то на выходе элемента И 18 форМ1 руетс единичный сигнал который через ИЛИ 22 поступает на входы элементов 11 всех моделей ветвей, так как на выходах счетчиков 5, 7j, 7 моделей ветвей Ь, С, d присутствуют единичные сигналы, то на всех входах эле- мен-тов 11 этих моделей ветвей присутствуют единичные сигналы, которые через элементы И 11 поступают на формирователи 6 упом нутых моделей ветвей, тем самым эти формирователи подготавливаю-тс к отсчету импульсов серии А . По совпадению единичных сигналов с выходов счетчиков 6, 7 i , 7 модели ветви ( 3 сбрасываетс в нуль триггер 9 упом нутой модели, тем самым запреща в дальнейшем по вление единичных сигналов на выходах элементов И 13., И 132 той же модели. Таким образом, сигналы снимаютс с входов (а следовательно, с выходов) элементов ИЛИ 23, 232, поэтому через инверторы 25, 252 тупахуг разрешающие сигналы на первые входы элементов И 19ji, 192,Так выходе элемента ИЛИ 2О по-прежнему присутствует единичный сигнаш (триггер 9 модели ветвй i находитс в единнч 7636 ном состо нии), то импульсы серии Б поступают на выходы элементов И 17, ИЛИ 21, и 1Q, 11 iOrt и, следовательно, HQ ВХОДЫ всех счетчиков, Череа восемь импульсов серии Б (счита с момента установки в ноль триггера 9 модели ветви а по витс единичный сигнал на выходе элемента И 13 модели ветви , который разрешит в дальнейшем по вление сигнала на выходе И 13 той же мог дели ветви и через элемент ИЛИ 23 и инвертор 25jзапретит подачу импульсов серии Б на все счетчики старшей декады. Далее процесс продолжаетс аналогичное а именно производитс отсчет дес тков, затем единиц адреса узле 316. Когда на г.f- выходах счетчиков о, 2 2 модели ветби i ггоЕв тс единичные сигнапы, такие 1ке сигналы по в тс на выходах счетчиков 5, t s 7 д моделей .ветвей 6,Н . TaJt как на остальных входах элементов И 11 укоы нутык моделей также будут единичные сигналы, то послед, ние по в тс п на ьыходах элементов И 11 моделей ветвей , tl , подготавлива тем самым формирователи 8 этих моде лей к отсчету импульсов серии А, Поскольку после этого единичные сигналы нп выходах элемента ИЛИ 20 отсутствуют , на третьи входы элементов И 19, 19- , на второй вход И 17 подаютс запрещающие потенниалы, а на вход И 16 через инвертор 24 подаетс разрешающий потенциал, импупьсь) серии Б не поступают на модели ветвей и начинают поступат импульсы серий А на те формирователи 8 на которые было подано разрешение с вы хопа елеглеата И 11s соответствующей мо дели ветви. Технико-экономическа эффективность изобретени заключаетс в повышении быстродействи устройства по основному изобретению, А именно, дл устройства, рассчитанного на моделирование сетевых графиков с максимальным числом узлов 999, скорость формирований топологам возрастает в 33,, 3 раза (так как максимальное Число импульсов серии Б, которое необходимо дл моделировани -идраса , в устройстве по основному и дополнительному изобретени м равно соответ ственно 999 и 30). Как уже отмечалось выше, врем решена задачи устройством равно сумме двух временных интервалов, каждый из которых определ етс сумма(ным числом импульсов серии А и Б соответственно , поступивших в блок моделей ветвей, начина с момента пуска, до момента окончани работы. Формула изобретени Устройство дл моделировани сетевых графиков по авторскому свидетельству № 422ОО2, отличающеес тем, что, с целью повышени быстродействи , в каждую модель ветви дополнительно введены (К-1) пары дискретных линий задержки, где К - максимальное исло разр дов в адресе узла и () нтов И, а в блок формировани топологии дополнительно введены (К-1) элементов И, (К-1) инверторов, (К-1) элементов ИЛИ, выход каждого из которых через инвертор подключен к первому входу соответствующего дополнигельного элемента И блока формировани топологии, вторые и третьи входы которых соединены с первым и вторым входами первого элемента И блока формировани топологии соответственно, выходь дополнительных элементов И блока формировани топологии подключены к входам соответствующих пар дополнительных дискретш 1х линий задержки моделей ветвей, выходы первых дополнительных дискретных линий задержки каждой пары соединены с дополнительными входами первого элемента И соответствующей модели ветви, выходы вторых дополнительных дискретных линий задержки каждой пары соединены с дополнительными входами первого триггера соответствующей модели ветви и с первыми входами соответствующих дополнительных элементов И этой модели ветви , вторые входы которых соединены с выходом первого триггера етой модели ветBUf третий вход дополнительного элемента И модели ветви, кроме первого, соединен с выходом пре ьщушего дополнительгйого элемента И етой модели ветви, выходы каждого из дополнительных элементов И модели ветви подключены ко входу соответствующего дополнительного елемента ИЛИ блока формировани топологии.The LI branch and the first input of the first element And the topology shaping unit, the second input of which is connected to the inverter input of the topology shaping unit, each branch model contains triggers, the inputs of which are connected to the time interval former, the second input of the first trigger And , to the second input of which and to the third input of the first element I the outputs of the second trigger are connected, the inputs of the address setting devices, each branch model are connected to the output of the first element OR of the form block A topology containing a second OR element connected via an inverter to the second AND element and a third AND element connected in series and a third OR element whose output and input are connected respectively to the input and Bi-opoMy output of the control unit, the first output of the pulse generator connected to the second the input of the second element AND the block forming the topology. the output of which is connected to the input of the time interval time-shifter each model, the input of the control unit is connected to the fourth input of the first element AND of each branch model, the output of the first trigger of each model of the branch is connected to the input of the second element OR of the formation of the topology, and the output of the second element OR a model of a branch is connected to the input of the third element AND the topology formation unit. The drawback of the device is the time spent on address modeling, which reduces the speed of the device as a whole. The purpose of the additional invention is to increase the speed of the device. This goal is achieved by shrinking the time of address modeling, by sequentially simulating the addresses, namely, sequentially, by discharging and parallel by the same address of all the addresses. For this, the branch model is additionally introduced with (Kl) pairs of discrete delay lines, where K is the maximum number of bits in the node address and (K-1) AND elements, and (K-1) elements are added to the topology shaping unit And, () inverters, () elements OR, the output of each of which is connected via an inverter to the nepsosvty input of the corresponding additional element AND TOPOLOGY generation unit, the second and third inputs of which are connected to the first and second inputs of the first element AND formation unit of the topology, respectively, outputs will complement Elements and topology forming units are connected to the inputs of the corresponding pairs of additional discrete delay lines of the branch models; the outputs of the first additional discrete delay parameters of each pair are connected to the additional inputs of the fifth element; and the corresponding model branch of the second additional discrete lines for each pair are connected to the additional inputs of the first trigger of the corresponding model of the branch and with the first inputs of the corresponding additional elements And this model of the branch, the second The inputs of which are connected to the output of the first trigger of this model are VST, the third input of the additional elec- tion and branch models except for the first, is connected to the output of the front end of the 4th additional element AND this model is connected to the input of each additional element AND the branch model is connected to the input of the corresponding additional element OR block formation topology. FIG. 1 shows a functional diagram of the device; Fig 2 is a functional diagram of the device for K 3; in fig. 3 shows a fragment of the network graph considered as an example. FIG. 1 marked; block 1 of branch models, block 2 of formation of the topology, block 3 of control, generator of 4 pulses. Each branch model contains discrete delay lines (DLZ) 5.6 setting addresses of the start and end nodes, respectively, additional discrete delay lines (DLZ) 7i, 7 shaper 8 time 2. 2 intervals, triggers 9, Yu, element 11, 12, additional elements And 13j .... ,, 13 (j /, inverter 14, element OR 15. A topology forming unit contains elements AND 16, 17, 18, additional elements AND 19 ..,. i9 {Kl) i elements OR 20 , 21,22, additional elements OR 23 (k.- About inverter 24, additional inverters 25j ......) The operation of the device is considered for The hems in FIG. 2 on the example of a fragment of the network graph (Fig. 3). The fragment shows 2 nodes of the network graphics with branches, the nodes are shown by circles, and the branches are shown by arrows, the addresses of the nodes (125 and 316) are shown in circles, and the numbers of the branches are indicated above their images. The dotted line shows the branches that ended before the moment in question, and the solid lines (branches of CS,) indicate the branches that ended simultaneously at the considered moment. (Branch, C, (, TH,) 1 did not begin yet). Let decadal pulse counters with a potential output be used as the SLD (hereinafter referred to as elements will be called counters). Let, further, the addresses of the nodes are represented by the additional code B (toeE, the numbers in the counters add to the address address up to the full ewKocTJi counter, i.e. up to 10). Moreover, hundreds are recorded in the first pair DLS, then the original contents of the counters will skip the table. Let at the time in question the contents of the counters correspond to the table. As noted above, the review of work begins from the moment when the branches, branches, i, which ended the last of the branches included in the 125 and 316 Uelahs (the branches shown by the dotted line in Fig. 3, ended earlier), were simultaneously finished. branches set in unit triggers 9 models of branches s, i. The outputs of the trigger 9 of these models of the branches through the element OR 2O and the inverter 24 prohibit the arrival of A-series pulses to the formers of 8 time intervals of all models of the branches, the same outputs provide the resolving potential at the second inputs of the And 13 j, And iS elements. models of branches CS,. A single output of the output OR 2O provides the resolving potential at the third inputs of the elements And 19 i, And 19g nka BTqjOM the input of the element And 17, since there are no single signals at the outputs of the elements .g.OR OR there are no single signals, through the first inputs of the elements And 19, And 19g, through inverters resolving potentials are also supplied, and the blacks are AND 17, OR 21, And 19j, and 192. "The inputs of the counters begin to receive impulses of series B, after the arrival of a single impulse of series B, signals appear to the outputs of counters 7 (branch pattern b , C, d), 7g (branch model O) 7 j (branch model g, t), 7 (branch model i). Since in each model branch elements And 13 |, and IS. collected according to the prioritized scheme (with priority of the higher order), then the output sequence is only at the output of the element AND 13 of the branch model o. Through the element OR 23 and the tester 25 and this signal will prohibit the arrival of the B series impulses at the output of the And element 19, o means that the inputs of all counters are the highest bit (that is, counters 7, 7 |). A zero signal at the output of an element And 13 of the branch model prohibits the occurrence of a single-signal signal at the output of the earthmogue And 132 of the branch model i. The impulses of the B series continue to be supplied to the inputs of dozens of counters on one. After the next impulse of series B, a signal appears at the first input of the element And 13 of the model of branch d; a single signal at the output of the element And the same model of the branch permits the appearance of the 8TH signal on the output of the element AND 13, j, which through the element OR 232 inverter 252 element AND 192 prohibits the arrival of B-series pulses at the inputs of tens of all models / 2 branches (i.e., all the elements 7, i i 2 and simultaneously single signals appear on the outputs of the elements of the 7 models of the model,. In the future, m, pulses of the cepini B are sent only to counters 5, 6. After three pulses of the village. a signal appears at the output of the counter 6 of the model of the branch of the Ct n of the counters of 5 models of the branch i b, c. Since the CS branch ends last at node 125, the output of the AND 18 element is formed by a single signal that through OR 22 enters the inputs of the elements 11 of all branch models, since the outputs of the counters 5, 7j, 7 branch models B, c, d there are single signals, then at all inputs of elements 11 of these branch models there are single signals which, through elements 11 11, arrive at the formers 6 of the mentioned branch models, thus these drivers prepare the pulse for counting A series. By coincidence of single signals from the outputs of the counters 6, 7 i, 7 of the branch model (3, the trigger 9 of the model is reset to zero, thereby prohibiting the appearance of single signals at the outputs of the And 13, and 132 elements of the same model. Thus , the signals are removed from the inputs (and therefore from the outputs) of the elements OR 23, 232, therefore, through the inverters 25, 252 are blunt-enabling signals to the first inputs of the elements AND 19ji, 192, So the output of the element OR 2O still has a single signal (trigger 9 Branch i models are in the single 7636th state), t About series B pulses arrive at the outputs of the elements And 17, OR 21, and 1Q, 11 iOrt and, consequently, HQ INPUTS of all counters, Cerea eight pulses of series B (counting from the moment of setting the zero of the trigger 9 of the branch model and a single signal appears on the output of the element And 13 of the branch model, which will allow further the appearance of a signal at the output of And 13 of the same could divide the branches and through the element OR 23 and the inverter 25j prohibit the impulse of series B to all counters of the highest decade. Then the process continues similarly, namely, the counting of tens, then the address units of node 316 is performed. When on the outputs of counters o, 2 2 models of branches and single-unit signals, such signals in the outputs of counters 5, ts 7 d models. tweets 6, N. TaJt as on the other inputs of elements And 11 the tips of the models' models will also be single signals, then the last, on the third, the outputs of elements And 11 models of branches, tl, thus preparing the drivers of these 8 models for counting pulses of series A, Since after There are no single signals on the outputs of the element OR 20, the third inputs of the elements AND 19, 19-, the second input And 17 are provided with inhibitory potentials, and the input potential 16 through the inverter 24 is applied to the resolving potential, imput) of series B and the impulse begins s series A driver 8 to those which have been filed with the resolution you hop elegleata and 11s corresponding mo Delhi branch. The technical and economic efficiency of the invention is to increase the speed of the device according to the basic invention. Namely, for a device designed for network modeling with the maximum number of nodes 999, the speed of formations to topologists increases 33 ,, 3 times (since the maximum number of impulses of series B, which is necessary for the modeling of idras, in the device according to the main and additional inventions is (999 and 30, respectively). As noted above, the time solved by the device is equal to the sum of two time intervals, each of which is determined by the sum (the number of impulses of series A and B, respectively, received in the block of model of branches, starting from the moment of start up to the moment of completion of the work. To simulate network graphs according to the author's certificate No. 422OO2, characterized in that, in order to improve speed, each model of the branch additionally (K-1) pairs of discrete delay lines are added, where K is the maximum number The addresses in the node address and () ntov I, and (K-1) elements AND, (K-1) inverters, (K-1) elements OR, the output of each of which through the inverter is connected to the first to the input of the corresponding additional element AND block forming the topology, the second and third inputs of which are connected to the first and second inputs of the first element AND block forming the topology, respectively, output additional elements AND block forming the topology connected to the inputs of the corresponding pairs of additional discrete 1x branch line delay lines, the outputs of the first additional discrete delay lines of each pair are connected to the additional inputs of the first element And the corresponding branch model, the outputs of the second additional discrete delay lines of each pair are connected to the additional inputs of the first trigger of the corresponding branch model and to the first inputs of the corresponding additional elements And this model has branches, the second inputs of which are connected to the output of the first trigger of this model of a veBUf third input of an additional element And the branch model, except for the first one, is connected to the output of the leading additional element and this branch model, the outputs of each of the additional elements AND the branch model are connected to the input of the corresponding additional element OR topology shaping unit.