SU622204A1 - Буферное устройство - Google Patents
Буферное устройствоInfo
- Publication number
- SU622204A1 SU622204A1 SU772460458A SU2460458A SU622204A1 SU 622204 A1 SU622204 A1 SU 622204A1 SU 772460458 A SU772460458 A SU 772460458A SU 2460458 A SU2460458 A SU 2460458A SU 622204 A1 SU622204 A1 SU 622204A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- paraphase
- cascade
- input
- bus
- output
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
каскад 7, первую шину 8 тактировани , входную шину 9, вторую шину 10 тактировани и выходную шину 11.
Устройство работает следующим образом .
При единичном сигнале на шине 9 устройства через передаточный транзистор 1 на пр мой вход первого парафазного каскада 5 и на инверсный вход второго парафазного каскада 6 поступает единичный сигнал. В это врем на пр мой вход второго парафазного каскада 6 и на инверсный вход первого парафазного каскада 5 с выхода инвертора 4 поступает нулевой сигнал. Поэтому во врем действи высокого уровн напр жени на второй шине 10 тактировани с выхода парафазного каскада 5 через передаточный транзистор 2 на пр мой вход оконечного парафазного каскада 7 передаетс единичный сигнал, а с выхода второго парафазного каскада 6 через передаточный транзистор 3 на инверсный вход оконечного парафазного каскада 7 передаетс нулевой сигнал. В результате на шине 11 устройства устанавливаетс напр жение логической «1. При подаче на шину 9 устройства напр жени логического «О па пр мой вход парафазного каскада 6 и на инверсный вход парафазного каскада 5 с выхода инвертора 4 поступает единичный сигнал, а па пр мой вход парафазного каскада 5 и инверсный вход парафазного каскада 6 - нулевой сигнал. При этом во врем действи высокого уровн напр жени на второй шине 10 тактировани на пр мой вход оконечного парафазного каскада 7 передаетс н)левой сигнал, а на инверсный - единичный. На выходе устройства устанавливаетс напр л ение логического «О.
Введение в буферное устройство трех передаточных транзисторов и двух парафазных каскадов значительно повышает его быстродействие, поскольку уменьшаетс врем перезар да узловых емкостей на входах оконечного каскада. Уменьшение
времени обусловлено большей- крутизной характеристик зар дных транзисторов введенных парафазных каскадов по сравнению с нагрузочным транзистором инвертора известного . Увеличение крутизны достигаетс за счет того, что в парафазных каскадах (в отличие от входного инвертора известного устройства) не требуетс выполнени соотношени между крутизнами транзисторов .
Введенные передаточные транзисторы преп тствуют разр ду узловых емкостей в паузах между тактовыми импульсами.
Claims (2)
1.И. Н. Букреев и др. Микроэлектронные схемы цифровых устройств. М., «Сов.
радио, 1973, с. 39, рис. 1.35а.
2.Там же, с. 126, рис. 4.20а.
8 Ж
JO
11
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772460458A SU622204A1 (ru) | 1977-03-09 | 1977-03-09 | Буферное устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772460458A SU622204A1 (ru) | 1977-03-09 | 1977-03-09 | Буферное устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU622204A1 true SU622204A1 (ru) | 1978-08-30 |
Family
ID=20698609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU772460458A SU622204A1 (ru) | 1977-03-09 | 1977-03-09 | Буферное устройство |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU622204A1 (ru) |
-
1977
- 1977-03-09 SU SU772460458A patent/SU622204A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3716723A (en) | Data translating circuit | |
| US4336466A (en) | Substrate bias generator | |
| US3393325A (en) | High speed inverter | |
| US4344003A (en) | Low power voltage multiplier circuit | |
| US4542310A (en) | CMOS bootstrapped pull up circuit | |
| US4449066A (en) | Buffer circuit for generating output signals having short recovery time | |
| US4291242A (en) | Driver circuit for use in an output buffer | |
| GB1434640A (en) | Fet circuit | |
| US3852625A (en) | Semiconductor circuit | |
| GB1459951A (en) | Shift registers | |
| SU622204A1 (ru) | Буферное устройство | |
| JPH0123003B2 (ru) | ||
| US3231754A (en) | Trigger circuit with electronic switch means | |
| GB1364799A (en) | Field effect transistor circuits for driving capacitive loads | |
| US3599018A (en) | Fet flip-flop circuit with diode feedback path | |
| US3676709A (en) | Four-phase delay element | |
| JP2761136B2 (ja) | 出力回路 | |
| EP0244587B1 (en) | Complementary input circuit | |
| US4496852A (en) | Low power clock generator | |
| SU1051690A1 (ru) | @ -Триггер | |
| JP2845251B2 (ja) | 集積回路装置 | |
| KR900005300B1 (ko) | 주파수 채배회로 | |
| JPS59123930A (ja) | 桁上げ信号発生器 | |
| KR930009425B1 (ko) | 시스템 초기리세트회로 | |
| SU674203A1 (ru) | Ждущий мультивибратор |