SU622201A2 - Voltage-code converter - Google Patents

Voltage-code converter

Info

Publication number
SU622201A2
SU622201A2 SU772458915A SU2458915A SU622201A2 SU 622201 A2 SU622201 A2 SU 622201A2 SU 772458915 A SU772458915 A SU 772458915A SU 2458915 A SU2458915 A SU 2458915A SU 622201 A2 SU622201 A2 SU 622201A2
Authority
SU
USSR - Soviet Union
Prior art keywords
difference
codes
outputs
transformations
adjacent
Prior art date
Application number
SU772458915A
Other languages
Russian (ru)
Inventor
Юрий Павлович Самохвалов
Анатолий Федорович Верлань
Original Assignee
Производственное объединение "Фотон"
Институт Электродинамики Ан Украинской Сср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Производственное объединение "Фотон", Институт Электродинамики Ан Украинской Сср filed Critical Производственное объединение "Фотон"
Priority to SU772458915A priority Critical patent/SU622201A2/en
Application granted granted Critical
Publication of SU622201A2 publication Critical patent/SU622201A2/en

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Description

-. . -.K-. . -.K

чика-сумматора 3 и выходы регистра 5 разности соединены с сигнальными входами логических элементов 8 схем, управл ющие входы которых соединены с выходами 13 триггера 4 знака разности, выход 14 раснределител  2 синхропотенциалов соединен с управл ющим входом блока 9 формировани  кодов динамических ошибок.The chip adder 3 and the outputs of the difference register 5 are connected to the signal inputs of logic elements 8 of the circuits, the control inputs of which are connected to the outputs 13 of the difference difference sign 4, the output 14 of the synchronizer 2 of the synchronous potentials are connected to the control input of the dynamic error code generation unit 9.

Преобразователь работает следующим образом.The Converter operates as follows.

Формирование кода NI входной величины в реверсивном счетчике-сумматоре 3 « кода в регистре 5 осуществл етс  в соответствии с алгоритмом кодировани  преобразовател  1. После завершени  формировани  этих кодов на дешифратор 7 подаетс  код типового интервала квантовани , снимаемый с выходов двух младщих разр дов реверсивного счетчика-сумматора 3, а на дешифратор 6 подаетс  код разности, снимаемый с выходов регистра 5. Передача пр мых или обратных кодов на соответствующие дешифраторы 6, 7 осуществл етс  логическими элементами 8, управл емыми сигналами триггера 4. При этом на дешифратор 6 подаетс  всегда только пр мой код разности несмотр  на то, что в регистре 5 он получаетс  как пр мой, так и обратный в зависимости от знака разности, а на дешифратор 7 подаетс  пр мой код типа интервала при f/x(/)0, где Ux(t) аналогова  величина, и обратный код при Ux(t).0.3TO св зано с тем, что типовые области квантовани  преобразовател  поразр дного уравновещивани  при положительных и отрицательных знаках производных входных величин зеркально симметричны и блок 9 выполнен только дл  одного знака разности.The input NI code is generated in the reversible counter-adder 3 "of the code in register 5 is carried out in accordance with the encoding algorithm of converter 1. After the formation of these codes is completed, the decoder 7 is fed the code of the typical quantization interval removed from the outputs of two low-resolution reversible counter adder 3, and the decoder 6 is supplied with the difference code, taken from the outputs of register 5. The transfer of forward or reverse codes to the corresponding decoders 6, 7 is carried out by logic elements 8 controlled by trigger signals 4. In this case, only the direct difference code is always supplied to the decoder 6, despite that in register 5 it is received both direct and inverse depending on the sign of the difference, and the decoder 7 is fed the direct code of the interval type at f / x (/) 0, where Ux (t) is an analogue value, and the reverse code for Ux (t) .0.3TO is associated with the fact that typical quantization regions of the bit-equalization converter with positive and negative signs of the derived input quantities are mirror-symmetric and block 9 is made for only one character different STI.

Считывание кода ошибки из блока формировани  9 и занесение его в регистр 10 осуществл етс  с выхода раснределитсл 2 синхролотенциалов, на котором управл ющий сигнал считывани  по вл етс  на (л-f-l) такте цикла кодировани .The reading of the error code from the generation unit 9 and its entry into the register 10 is carried out from the output of the 2 synchro-potential dividers, on which the read control signal appears on the (l-f-1) coding cycle cycle.

Claims (1)

Формула изобретени Invention Formula Преобразователь напр жение - код поVoltage converter - code by авт. св. № 340078, отличающийс  тем, что, с целью получени  в -процессе преобразовани  вместе с кодами аналоговой величины и разности между кодами двух смежных преобразований кодового значени  динамической ошибки преобразовани , введены дешифратор типовых интервалов квантовани , дещифратор величин разности между кодами двух смежных преобразований , логические элементы, регистр ошибок,auth. St. No. 340078, characterized in that, in order to obtain in the conversion process, together with the codes of the analog value and the difference between the codes of two adjacent transformations of the code value of the dynamic conversion error, the decoder of typical quantization intervals, the decryptor of the values of the difference between the codes of two adjacent transformations, logical elements are introduced error register блок формировани  кодов динамических ошибок, причем входы дешифратора типовых интервалов квантовани  через логические элементы соединены с выходами двух младших разр дов реверсивного счетчика -a dynamic error code generation unit, the inputs of the decoder of typical quantization intervals through logic elements connected to the outputs of the two low-order bits of the reversible counter - сумматора, а входы дешифратора величин разности между кодами двух смежных преобразований через логические элементы соединены с выходами регистра разности, управл ющие входы логических элементов соединены с выходами триггера знака разности , управл ющий выход распределител  синхропотенциалов соединен с управл ющим входом блока формировани  кодов динамических ощибок, входы, которого соединены с выходами дещифраторов типовых интервалов квантовани  и величин разности между кодами двух смежных преобразований , а выходы соединены со входами регистра ошибок.the adder, and the inputs of the decoder of the difference between the codes of two adjacent transformations are connected to the outputs of the difference register through the logic elements, the control inputs of the logic elements are connected to the outputs of the difference sign trigger, the control output of the synchronizing potential distributor is connected to the control input of the dynamic deflection codes block, the input which is connected to the outputs of the descramblers of typical quantization intervals and the magnitude of the difference between the codes of two adjacent transformations, and the outputs are connected to Input error register. П LP L . I Im-,. I Im-, TF Tf ИAND ГтRm //// кto 4Z4Z , f-,, f-, J4J4 А2A2 i Jii Ji / " глch L. LL. L
SU772458915A 1977-02-24 1977-02-24 Voltage-code converter SU622201A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772458915A SU622201A2 (en) 1977-02-24 1977-02-24 Voltage-code converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772458915A SU622201A2 (en) 1977-02-24 1977-02-24 Voltage-code converter

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU340078 Addition

Publications (1)

Publication Number Publication Date
SU622201A2 true SU622201A2 (en) 1978-08-30

Family

ID=20698009

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772458915A SU622201A2 (en) 1977-02-24 1977-02-24 Voltage-code converter

Country Status (1)

Country Link
SU (1) SU622201A2 (en)

Similar Documents

Publication Publication Date Title
JPS5564445A (en) Code converter circuit
GB1502108A (en) Signal analyser
GB1517170A (en) Method of producing pseudo-random binary signal sequences
SU622201A2 (en) Voltage-code converter
GB1197656A (en) Digital Vector Generator.
US4430617A (en) Clock generator
SU656058A1 (en) First difference computing device
JPS57104371A (en) Profile code converter
SU884151A1 (en) Pulse counter
SU733109A1 (en) Reversible ternary n-bit pulse counter
SU1336248A1 (en) Encoder
SU1562929A1 (en) Device for regeneration of functions
SU955022A1 (en) Converter of angle binary code to bcd code of degrees,minutes and seconds
SU1557683A1 (en) Device for conversion of number from position code to residue class system number
SU842784A1 (en) Binary-to-binary coded decimal code converter
SU1166089A1 (en) Number sequence generator
SU1247862A1 (en) Device for dividing numbers
SU1716497A1 (en) Generator of logic-dynamic test
SU625222A1 (en) Pseudorandom number generator
SU454544A1 (en) Digital function converter
SU1124282A1 (en) Transformer from binary code to binary-coded decimal code of angular units
SU1631544A1 (en) Device for computing and storing modulo-three remainders
SU773616A1 (en) Binary-to-binary-decimal code converter
SU1257638A1 (en) Digital coordinate transformer
SU788357A1 (en) Digital generator of pseudorandom pulse train