-. . -.K-. . -.K
чика-сумматора 3 и выходы регистра 5 разности соединены с сигнальными входами логических элементов 8 схем, управл ющие входы которых соединены с выходами 13 триггера 4 знака разности, выход 14 раснределител 2 синхропотенциалов соединен с управл ющим входом блока 9 формировани кодов динамических ошибок.The chip adder 3 and the outputs of the difference register 5 are connected to the signal inputs of logic elements 8 of the circuits, the control inputs of which are connected to the outputs 13 of the difference difference sign 4, the output 14 of the synchronizer 2 of the synchronous potentials are connected to the control input of the dynamic error code generation unit 9.
Преобразователь работает следующим образом.The Converter operates as follows.
Формирование кода NI входной величины в реверсивном счетчике-сумматоре 3 « кода в регистре 5 осуществл етс в соответствии с алгоритмом кодировани преобразовател 1. После завершени формировани этих кодов на дешифратор 7 подаетс код типового интервала квантовани , снимаемый с выходов двух младщих разр дов реверсивного счетчика-сумматора 3, а на дешифратор 6 подаетс код разности, снимаемый с выходов регистра 5. Передача пр мых или обратных кодов на соответствующие дешифраторы 6, 7 осуществл етс логическими элементами 8, управл емыми сигналами триггера 4. При этом на дешифратор 6 подаетс всегда только пр мой код разности несмотр на то, что в регистре 5 он получаетс как пр мой, так и обратный в зависимости от знака разности, а на дешифратор 7 подаетс пр мой код типа интервала при f/x(/)0, где Ux(t) аналогова величина, и обратный код при Ux(t).0.3TO св зано с тем, что типовые области квантовани преобразовател поразр дного уравновещивани при положительных и отрицательных знаках производных входных величин зеркально симметричны и блок 9 выполнен только дл одного знака разности.The input NI code is generated in the reversible counter-adder 3 "of the code in register 5 is carried out in accordance with the encoding algorithm of converter 1. After the formation of these codes is completed, the decoder 7 is fed the code of the typical quantization interval removed from the outputs of two low-resolution reversible counter adder 3, and the decoder 6 is supplied with the difference code, taken from the outputs of register 5. The transfer of forward or reverse codes to the corresponding decoders 6, 7 is carried out by logic elements 8 controlled by trigger signals 4. In this case, only the direct difference code is always supplied to the decoder 6, despite that in register 5 it is received both direct and inverse depending on the sign of the difference, and the decoder 7 is fed the direct code of the interval type at f / x (/) 0, where Ux (t) is an analogue value, and the reverse code for Ux (t) .0.3TO is associated with the fact that typical quantization regions of the bit-equalization converter with positive and negative signs of the derived input quantities are mirror-symmetric and block 9 is made for only one character different STI.
Считывание кода ошибки из блока формировани 9 и занесение его в регистр 10 осуществл етс с выхода раснределитсл 2 синхролотенциалов, на котором управл ющий сигнал считывани по вл етс на (л-f-l) такте цикла кодировани .The reading of the error code from the generation unit 9 and its entry into the register 10 is carried out from the output of the 2 synchro-potential dividers, on which the read control signal appears on the (l-f-1) coding cycle cycle.