SU569001A1

SU569001A1 - Controlled digital frequency divider for phase-wise automatic frequency adjustment system

Info

Publication number: SU569001A1
Application number: SU7602339117A
Authority: SU
Inventors: Олег Яковлевич Жук; Виктор Емельянович Ершов
Original assignee: Предприятие П/Я В-2132
Priority date: 1976-03-30
Filing date: 1976-03-30
Publication date: 1977-08-15

Description

1one

Изобретение относитс к импульсной технике .The invention relates to a pulse technique.

Известен делитель частоты импульсов с управл емым коэффициентом делени , состо щий из двух основных частей: делител с целочисленным переменным коэффициентом делени (ДПКД) и программирующего устройства , в определенной последовательности измен ющего коэффициенты делени в различных циклах в процессе работы делител . В результате при усреднении коэффициенты не равны целому числу. Такие делители используютс при построении цифровых синтезаторов частот и предназначены дл снижени уровн пульсаций опорного колебани в управл ющем сигнале, а также повышени динамических свойств системы за счет увеличени частоты сравнени при сохранении малого щага дискретности частот выходного сигнала 1.A pulsed frequency divider with a controllable division factor is known, consisting of two main parts: a divider with an integer variable division factor (DDC) and a programming device that, in a certain sequence, modifies the division factors in different cycles during the operation of the divider. As a result, when averaging, the coefficients are not equal to an integer. Such dividers are used in the construction of digital frequency synthesizers and are intended to reduce the level of the ripple of the reference oscillation in the control signal, as well as improve the dynamic properties of the system by increasing the frequency of the comparison while maintaining a small frequency interval of the output signal 1.

Однако у известных ДИКД минимальна дискретность приращени коэффициента делени в различных циклах делени равна единице .However, in the known DICDs, the discreteness of the increment of the division factor in different division cycles is equal to one.

Наиболее близким по технической сущности к данному изобретению вл етс управл емый цифровой делитель частоты, содержащий делитель частоты с переменным коэффициентом делени , один вход которого соединен с выходом блока исключени импульсов.The closest to the technical essence of this invention is a controlled digital frequency divider containing a variable divider frequency divider, one input of which is connected to the output of the pulse suppressor unit.

а выход соединен со входом блока программы , один выход которого подключен к первому входу блока исключени импульсов, второй вход которого соединен с источникомand the output is connected to the input of the program unit, one output of which is connected to the first input of the pulse elimination unit, the second input of which is connected to the source

входного сигнала, а третий вход - со вторым выходом делител частоты с переменным коэффициентом делени ,2.input signal, and the third input - with the second output of the frequency divider with a variable division factor, 2.

Недостатком такого делител вл етс мала дискретность изменени коэффициента делени .The disadvantage of such a divider is the small discreteness of the change in the division factor.

С целью увеличени дискретности изменени коэффициента делени в предлагаемый делитель частоты введен //(-триггер и управл емый инвертор, причем счетный входIn order to increase the discreteness of the change in the division ratio, the proposed // frequency divider is introduced // (- trigger and controlled inverter, and the counting input

//(-триггера соединен с источником входного сигнала, I - входы соединены со вторым выходом делител частоты с переменным коэффициентом делени , К. - входы соединены со вторым выходом блока программ, причем выходы //(-триггера соединены с двум входами управл емого инвертора, третий вход которого соединен с источником входного сигнала, а выход соединен со вторым входом делител частоты с переменным коэффициентом делени .// (- the trigger is connected to the input source, I - inputs are connected to the second output of the frequency divider with a variable division factor, K. - the inputs are connected to the second output of the program block, and the outputs // (- the trigger is connected to two inputs of the controlled inverter whose third input is connected to an input source, and the output is connected to a second input of a frequency divider with a variable division factor.

На чертеже приведена структурна электрическа схема предлагаемого делител .The drawing shows a structural electrical circuit of the proposed divider.

Делитель содерл ит триггер //(-тина 1, управл емый инвертор 2, блок 3 исключени The divider contains a trigger // (- Tina 1, controlled inverter 2, block 3 exceptions

импульсов, делитель 4 частоты импульсов сpulses, divider 4 pulse frequencies with

переменным коэффициентом делени (ДГ1КД), блок 5 нрограмм. На вход 6 подаетс сигнал делимой частоты, выходной сигнал снимаетс с выхода 7 (источники сигналов и питани на схеме не показаны).variable division factor (DG1KD), block 5 of the programs. A divided frequency signal is applied to input 6, the output signal is removed from output 7 (signal and power sources are not shown in the diagram).

Принцип работы делител заключаетс в следующем.The principle of operation of the divider is as follows.

Выходной сигнал делител 4 поступает па вход блока 5, состо щего из носледовательпо соедипепных п теричного счетчика дл получени дес тых долей и декадных счетчиков (не показаны), количество которых соответствует количеству младших дробных разр дов.The output signal of the divider 4 is fed to the input of the block 5, which consists of a carrier through a five-meter counter for obtaining tenths and decadal counters (not shown), the number of which corresponds to the number of low-order fractional bits.

Блок программы 5 формирует необходимую программу, котора выбираетс внешними органами управлени (не показаны).The program block 5 forms the necessary program, which is selected by external controls (not shown).

Блок 3 при наличии сигнала о заполнении делител 4 и разрешающего сигнала с блока 5 производит блокировку делител 4 на один период входной последовательности, т. е. увеличивает коэффициент делени в данном рабочем цикле па единицу. Триггер 1 при наличии разрешающих сигналов с приходом очередного тактового импульса мен ет свое состо ние на противоположное и па делитель 4 поступает инвертированный сигнал.Block 3, if there is a signal about filling the divider 4 and the enabling signal from block 5, blocks divider 4 for one period of the input sequence, i.e., increases the division ratio in a given duty cycle by one. Trigger 1, in the presence of permissive signals, with the arrival of the next clock pulse, changes its state to the opposite and divisor 4 receives an inverted signal.

В результате инверсии делитель 4 срабатывает на второй импульс, который сдвинут на полтакта относительно исходного неипвертированного сигнала, это соответствует увеличению коэффициента делени иа 0,5. Дл получени коэффициента jV на блок 3 и триггер 1 поступают запрещающие сигналы с блока 5, дл получени коэффициента //+0,5 срабатывает одновременно блок 3 и триггер 1As a result of the inversion, the divider 4 is triggered by a second pulse, which is shifted by half a cycle relative to the original non-inverted signal, this corresponds to an increase in the division factor of 0.5. To obtain the coefficient jV, block 3 and the trigger 1 receive the inhibit signals from block 5, to obtain the coefficient // + 0.5, block 3 and the trigger 1 trigger simultaneously

коэффициентаcoefficient

и, наконец, дл получени jV+1 работает только блок 3.and finally, only block 3 is running to get jV + 1.

Claims

1. USSR author's certificate No. 344590, cl. H 03 D 13/00, 1969.

2. Papept USA N ° 3217267, cl. 331-16, 1968.

t

with /

to