SU556499A1 - Shift Register Memory Cell - Google Patents

Shift Register Memory Cell

Info

Publication number
SU556499A1
SU556499A1 SU2100384A SU2100384A SU556499A1 SU 556499 A1 SU556499 A1 SU 556499A1 SU 2100384 A SU2100384 A SU 2100384A SU 2100384 A SU2100384 A SU 2100384A SU 556499 A1 SU556499 A1 SU 556499A1
Authority
SU
USSR - Soviet Union
Prior art keywords
memory cell
input
output
trigger
inputs
Prior art date
Application number
SU2100384A
Other languages
Russian (ru)
Inventor
Алексей Федорович Авдонин
Олег Григорьевич Дашко
Владимир Петрович Молочаев
Original Assignee
Предприятие П/Я М-5539
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5539 filed Critical Предприятие П/Я М-5539
Priority to SU2100384A priority Critical patent/SU556499A1/en
Application granted granted Critical
Publication of SU556499A1 publication Critical patent/SU556499A1/en

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Description

Работает  чейка пам ти следующим образом .Works memory cell as follows.

Сигнал с входа воспринимаетс   чейкой пам ти как команда на занесение входной информации в триггер 1. После обработки этой команды на выходе  чейки пам ти по витс  сформированный элементом И 3 сигнал «Исполнение . Если, например, состо ние триггера 1  чейки пам ти в момент прихода команды «Занесение на управл ющий вход  чейки пам ти не соответствует значению сигнала на информационном входе этой  чейки, то состо ние триггера 1 измен етс  путем записи в него информации.The signal from the input is perceived by the memory cell as a command to enter the input information into trigger 1. After processing this command, the “Execution. If, for example, the state of the trigger 1 of the memory cell at the time of the arrival of the command “Recording to the control input of the memory cell” does not correspond to the value of the signal at the information input of this cell, then the state of the trigger 1 is changed by recording information into it.

Сигнал управлени  записью подаетс  на синхронизирующий вход триггера 1, а формируетс  элементом ЗАПРЕТ 5. После переключени  триггера I его состо ние соответствует входной информации и на выходе элемента РАВНОЗНАЧНОСТЬ 2 возникает сигнал тождественности, который через элемент ИЛИ 4 воздействует на элемент ЗАПРЕТ 5, который в свою очередь снимает сигнал управлени  записью с синхронизирующего входа триггера 1. Элемент РАВНОЗНАЧНОСТЬ 2, элемент ИЛИ 4, элемент ЗАПРЕТ 5 и триггер 1 образуют замкнутый контур, где элемент РАВНОЗНАЧНОСТЬ 2  вл етс  датчиком обратной св зи по исполнению, триггер 1 - объектом управлени , а элемент ЗАПРЕТ 5 служит дл  управлени  триггером .The recording control signal is applied to the synchronization input of trigger 1, and is generated by the BANE element 5. After the trigger I switches, its state corresponds to the input information and the output of the EQUALITY element 2 generates an identity signal, which through the OR element 4 acts on the BANNER element 5, which in its the queue removes the write control signal from the trigger input of trigger 1. Element 2, element OR 4, Prohibit 5 and trigger 1 form a closed loop where element Equality 2 is with a feedback sensor on the execution, trigger 1 — the control object, and the prohibition element 5 serves to control the trigger.

Если в момент поступлени  команды «Занесение состо ние триггера 1 уже соответствует входной информации, то необходимости переключать триггер 1 нет, дл  чего имеющийс  на выходе элемента РАВНОЗНАЧbiOCTb 2 сигнал тол дественности через элемент ИЛИ 4 запрещает управление триггером 1. Элемент И 3 при наличии сигнала с элемента РАВНОЗНАЧНОСТЬ 2 и команды «Занесение формирует сигнал «Исполнение, поступающий на выход  чейки пам ти. Сигнал «Исполнение означает окончание операций в  чейке пам ти и установление пр мого соответстви  между входной информацией н информацией, содержащейс  в  чейке пам ти. Св зь выхода элемента И 3 со своим входом через элемент ИЛИ 4 необходима дл  надежной работы  чейки в регистре сдвига.If at the moment the “Entering state of flip-flop 1” command already corresponds to the input information, there is no need to switch flip-flop 1, for which an EQ signal of the OUTPUTbTB 2 signal that does not cause the trigger 1 to be triggered via the OR 4 element EQUALITY element 2 and the “Entry” command generates a “Execution” signal arriving at the memory cell output. The “Execution” signal means the end of operations in the memory cell and the establishment of a direct correspondence between the input information and the information contained in the memory cell. The connection of the output of the element AND 3 with its input through the element OR 4 is necessary for reliable operation of the cell in the shift register.

Сигнал «Исполнение с выхода  чейки пам ти поступает на управл ющий вход другойThe signal "Execution from the output of the memory cell is fed to the control input of another

 чейки нам тн н  вл етс  дл  нее командой «Занесение. Все процессы в этой  чейке пам ти будут происходить аналогично описанным выше в соответствии с ситуацией. ПослеFor us, the name is “Enter”. All processes in this memory cell will occur as described above in accordance with the situation. After

обработки команды «Занесение другой  чейкой пам ти на ее выходе по витс  сигнал «Исполнение, который поступит на управл ющий вход первой  чейки пам ти. Сигнал «Исполнение с выхода первой  чейки пам ти поступает на выход, что означает окончание процесса сдвига информации в регистре на один разр д, запись в первую  чейку пам ти нового разр да информации, отсутствие сбоев информации при сдвиге, т. е. нормальнуюprocessing the command “Making another cell of memory at its output by means of a Vits signal” Execution that will go to the control input of the first memory location. The signal "Execution from the output of the first memory cell is output, which means the end of the process of shifting information in the register by one bit, writing to the first memory cell of a new bit of information, the absence of information failures during the shift, i.e. normal

работоспособность всех  чеек пам ти регистра . Врем  распространени  фронта сигнала определ етс  временем срабатывани  элементов образующейс  цепочки, т. е. максимально используетс  их быстродействие.operability of all register memory cells. The propagation time of the signal front is determined by the response time of the elements of the resulting chain, i.e., their speed is maximally used.

Изобретение позвол ет при использовании предельного быстродействи  элементов упростить регистр сдвига, сократив число  чеек в два раза, и увеличить надежность посредством самоконтрол  работоспособности регистра .With the use of the limiting speed of the elements, the invention simplifies the shift register by reducing the number of cells by half, and increases the reliability by self-monitoring the performance of the register.

Claims (1)

Формула изобретени Invention Formula Ячейка пам ти дл  регистра сдвига, содержаща  триггер, единичный и нулевой выходы которого соединены с выходами  чейки пам ти , информационные входы которой подключены к управл ющим входам триггера соответственно , отличающа с  тем, что, с целью повышени  надежности  чейки пам ти, в нее введены элементы И, ИЛИ, РАВНОЗНАЧНОСТЬ и ЗАПРЕТ, первый вход которого соединен с одним из входов элементаThe memory cell for the shift register containing the trigger, the single and zero outputs of which are connected to the outputs of the memory cell, whose information inputs are connected to the control inputs of the trigger, respectively, characterized in that, in order to increase the reliability of the memory cell, elements AND, OR, EQUITY and BAN, the first input of which is connected to one of the inputs of the element И и выходом элемента ИЛИ, второй вход элемента ЗАПРЕТ подключен к тактовому входу  чейки пам ти и другому входу элемента И, выход которого подсоединен к тактовому выходу  чейки пам ти и к одному изBoth the output of the element OR, the second input of the element BANCH is connected to the clock input of the memory cell and the other input of the element AND whose output is connected to the clock output of the memory cell and to one of входов элемента ИЛИ, другой вход которого соединен с выходом элемента РАВНОЗНАЧНОСТЬ , один из входов элемента РАВНОЗНАЧНОСТЬ подключен к единичному выходу триггера, один из информационных входов которого соединен с другим входом элемента РАВНОЗНАЧНОСТЬ, а тактовый вход триггера подключен к выходу элемента ЗАПРЕТ .the inputs of the OR element, the other input of which is connected to the output of the EQUALITY element, one of the inputs of the EQUALITY element is connected to a single trigger output, one of the information inputs of which is connected to another input of the EQUIDITY element, and the clock input of the trigger is connected to the output of the BANNER element. ПP .J.J L.L.
SU2100384A 1975-01-28 1975-01-28 Shift Register Memory Cell SU556499A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2100384A SU556499A1 (en) 1975-01-28 1975-01-28 Shift Register Memory Cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2100384A SU556499A1 (en) 1975-01-28 1975-01-28 Shift Register Memory Cell

Publications (1)

Publication Number Publication Date
SU556499A1 true SU556499A1 (en) 1977-04-30

Family

ID=20608570

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2100384A SU556499A1 (en) 1975-01-28 1975-01-28 Shift Register Memory Cell

Country Status (1)

Country Link
SU (1) SU556499A1 (en)

Similar Documents

Publication Publication Date Title
KR910001777A (en) Speed memory line memory
SU1541619A1 (en) Device for shaping address
SU556499A1 (en) Shift Register Memory Cell
KR850007713A (en) Semiconductor memory
SU1117712A1 (en) Asynchronous shift register
SU598080A1 (en) Arrangement for monitoring microprogramme sequence effecting
SU494745A1 (en) Device for the synthesis of multi-cycle scheme
SU1262472A1 (en) Information input device
SU1042007A1 (en) Data input device
SU374663A1 (en) ALL-UNION
SU398988A1 (en) DEVICE FOR CONTROLLING THE PRINTING MECHANISM
SU1105882A2 (en) Information input device
SU556500A1 (en) Memory register for shift register
SU1513447A2 (en) Addressing device
JPH01269150A (en) Buffering device
SU970368A1 (en) Control device
SU590828A1 (en) Buffer storage
SU459856A1 (en) Logical element
SU639019A2 (en) Permanent storage
SU1679480A1 (en) Data output device
SU694863A1 (en) Device for a test control of digital assemblies of computers
SU486316A1 (en) Data sorting device
SU622177A1 (en) Ferrite core matrix checking arrangement
SU559415A2 (en) Impulse Protection Device
SU1599969A1 (en) Single-phase d flip-flop