выход второго сумматора по модулю два, а выход третьего сумматора по модулю два подключен к опорпому входу одпого из перемпожителей непосредственно, а к опорному входу другого перемножнтел - через одноразр дный регистр сдвига, к тактовому входу которого подключен выход делител , кроме того, к управл ющим входам третьего сумматора по модулю два подключены выходы соответствующих разр дов опорного генератора ПСП, а на входы второго сумматора по модулю два подан входной сигнал непосредственно н через элемент задержки. Такое устройство обеспечивает суммирование но модулю два ПСП с ее сдвигом, в результате чего имеетс одна из циклических перестановок исходной (немодулированной) ПСП, не завис ща от символов передаваемой информации. На чертеже приведена структурна электрическа схема устройства. Цифровое устройство слежени за задержкой содержит опорный генератор 1 ПСП, выполненный на регистре сдвига с ОС, два неремнол ител 2, 3, выходы которых подключены к управл ющим входам реверсивного счетчика 4 н сумматору 5 но модулю два, его выход соединен с одним входом элемента И 6, другой вход последнего подключен к выходу кварцевого генератора 7, а выход элемента И 6 соединен с счетным входом реверсивного счетчнка 4, выходы сложени и вычитани которого соединены с двум входами унравл ющего элемента 8, третий вход которого подключен к выходу кварцевого генератора 7, а выход через делитель 9 соединен с шиной продвижени опорного генератора 1. К информацнонным входам неремножителей 2, 3 подключен выход второго сумматора 10 но модулю два, к опорному входу неремножнтел 2 подключен выход третьего сумматора 11 по модулю два непосредственно, а к опорному входу перемножител 3 - через одноразр дный регистр 12 сдвига, к тактовому входу которого подключен выход делител 9, кроме того, к управл ющим входам третьего сумматора 11 подключепы выходы соответствующих разр дов опорного генератора 1, а входы второго сумматора 10 соединены с входом устройства непосредственно и через элемент задержки 13. Устройство работает следующнм образом. Сложение по модулю два входного сигнала со своим сдвигом обеснечивает сн тие модул цнн , причем ПСП на выходе сумматора 10 получает фазовый сдвиг. Аналогнчна операци сложени но модулю два нроизводнтс на сумматоре 11, в результате чего обеспечиваетс такой же фазовый сдвнг опорной последовательности . С выхода сумматора 11 опорный сигнал поступает на неремножитель 2 непосредствеино, а на перемножитель 3 - через регистр 12, обеспечивающий задержку иа длительность элементарной посылки. На ииформациоииые входы перемножителей 2, 3 поступает входной сигнал. Сигиалы с выходов иеремножителей 2, 3 управл ют режимом работы реверсивного счетчика 4, на счетный вход которого через элемент И 6 поступает последовательность нмнульеов с выхода генератора 7. Разрешение на элемент И 6 подаетс с сум.матора 5 только в тот момент, когда на выходах перемножителей 2, 3 присутствуют сигналы разных знаков, что обеспечивает работоспособность реверсивного счетчика 4 и тождественно оиерации вычитаии в момент равенства знаков входных еигиалов. Интегрнроваиие разности осуществл етс реверсивным счетчнком 4, обеспечивающим формированне дискриминационной характеристики. В управл ющем элементе 8 в зависимости от знака рассогласованн осуществл етс добавление или вычитание импульсов в постунаюи yю на вход последовательность с генератора 7. Тактовые имнульсы форми)уютс делителем 9. Таким образом обеснечиваетс работоспособность устройства при передаче цифровой задержки носредством инверсной модул ции, что расшир ет его функциональные возможности . Формула и 3 о б р е т е и и Цифровое устройство слежени за задержкой ио авт. св. 467489, отличающеес тем, что, с целью обесиечени слежени за задержкой псевдослучайной носледовательности с инверсной модул цией, введены элемент задержки , второй и третий сумматоры по модулю два и одноразр дный регистр сдвига, ири этом к информацнонным входам иеремножителей подключен выход второго сумматора ио модулю два, а выход третьего сумматора но модулю два иодключен к опорному входу одного из перемножителей непосредственно, а к оиориому входу другого неремножител - через одноразр дный регистр сдвига, к тактовому входу которого подключен выход делител , кроме того, к управл ющим входам третьего сумматора но модулю два подключены выходы соответствующих разр дов опорного генератора псевдослучайной носледовательности , а на входы второго сумматора по модулю два подан входной сигнал непосредственно н через элемент задержки. Источники информации, нрнн тые во внимаиие ири экспертизе: 1.Уорд «Передача цифровой информации о линии сопровождени посредством инверсой модул ции исевдошумовой последовательости , «Зарубежна радиоэлектроника, № 10. 1967 (аналог). 2.Авторское свидетельство СССР Хе 467489, М. Кл.2 П 04L 7/00, 1973.the output of the second adder is modulo two, and the output of the third adder modulo two is connected directly to the main input of the multiparameters directly, and to the reference input of the other multipliers through a single-bit shift register, to the clock input of which the output of the divider is connected, in addition, to the control The inputs of the third modulo two are connected to the outputs of the corresponding bits of the reference generator of the SRP, and an input signal is fed to the inputs of the second modulo two adder directly via a delay element. Such a device provides a summation for the module but two memory bandwidths with its shift, as a result of which there is one of the cyclic permutations of the original (unmodulated) memory bandwidth, independent of the characters of the transmitted information. The drawing shows a structural electrical circuit of the device. The digital delay tracking device contains a reference generator 1 of the SRP performed on the shift register from the operating system, two non-terminal 2, 3, the outputs of which are connected to the control inputs of the reversible counter 4 n on the adder 5 but module two, its output is connected to one input of the AND element 6, the other input of the latter is connected to the output of the crystal oscillator 7, and the output of the element 6 is connected to the counting input of the reversible counter 4, whose addition and subtraction outputs are connected to two inputs of the control element 8, the third input of which is connected to of the quartz oscillator 7, and the output through the divider 9 is connected to the advancement bus of the reference oscillator 1. The output of the second adder 2, 3 is connected to the information inputs of the non-multipliers 2, 3 but two are connected to the reference input of the non-multipliers 2, the output of the third adder 11 is modulo two directly, and to the reference input of the multiplier 3 through a one-bit shift register 12, to the clock input of which the output of the divider 9 is connected, in addition, to the control inputs of the third adder 11 the outputs of the corresponding bits of the reference gene Rattor 1, and the inputs of the second adder 10 are connected to the input of the device directly and through the delay element 13. The device operates as follows. Adding modulo two input signals with its own shift makes it impossible to remove the modulus cnn, and the memory bandwidth at the output of the adder 10 receives a phase shift. Similarly, the operation of addition but modulo two nodes is produced on adder 11, as a result of which the same phase shift of the reference sequence is provided. From the output of the adder 11, the reference signal is fed to the non-multiplier 2 directly, and to the multiplier 3 through the register 12, which provides the delay and the duration of the elementary parcel. The information inputs of the multipliers 2, 3 receive the input signal. The sigals from the outputs of the multipliers 2, 3 control the operation mode of the reversible counter 4, to the counting input of which, via the element 6, enters a sequence of nmuli from the output of the generator 7. The resolution to the element 6 is fed from the sum of the matrix 5 only at the moment when the outputs multipliers 2, 3, there are signals of different signs, which ensures the operability of the reversible counter 4 and identically, the subtraction is performed at the moment of equality of the signs of the input digits. Integration of the difference is carried out by a reversible counter 4, which provides the formation of a discriminatory characteristic. In control element 8, depending on the sign of the mismatch, the pulses are added or subtracted to the input sequence from generator 7. The clock pulses form the cosiness of the divider 9. Thus, the operability of the device during digital delay transmission is denoted by means of inverse modulation, which expands em its functionality. Formula and 3 about and e and Digital device for tracking the delay io av. St. 467,489, characterized in that, for the purpose obesiecheni tracking delay pseudorandom nosledovatelnosti inverse modulation, the introduced delay element, the second and third adders modulo two and odnorazr projectile loader shift register iri this to informatsnonnym inputs ieremnozhiteley connected to the output of the second adder uo modulo two and the output of the third adder but module two is connected to the reference input of one of the multipliers directly, and to the input of the other non-multiplier through a one-bit shift register, to the clock input of which The output of the divider is connected, in addition, the outputs of the corresponding bits of the pseudo-random pseudo-random sequence generator are connected to the control module of the third totalizer, and the input of the second modulo-two is directly input through the delay element. Sources of information taken into consideration in the examination: 1. Ward "Transmission of digital information about the line is accompanied by inverse modulation and noise and noise sequence," Foreign Radio Electronics, No. 10. 1967 (analog). 2. USSR author's certificate Heh 467489, M. Kl.2 P 04L 7/00, 1973.