случае исключаютс промежуточные ( -2.) нуль-органы и дешифраторы, и на вход N подаетс код числа 02.In this case, intermediate (-2.) null organs and decoders are excluded, and the code number 02 is input to input N.
В исходном состо нии с выхода блока управлени 3 поступают единичные сигналы на вход дешифратора 6, разрешающие прохождение единичного сигнала с выхода нуль-органа 1 через элемент ИЛИ 5 на блок управлени 3 дл формировани импульсов управлени . С входами нуль-органов 1 и 2 соединен выход линейного интегратора 10.In the initial state, the output of the control unit 3 receives single signals to the input of the decoder 6, allowing the passage of a single signal from the output of the null organ 1 through the OR 5 element to the control unit 3 for generating control pulses. With the inputs of the zero-bodies 1 and 2 connected to the output of the linear integrator 10.
При работе устройства начинаетс одновременное формирование цифровых линейного (на линейном интеграторе 10) и квадратичного (на квадратичном интеграторе 12) кодов. При достижении линейного кода, равного значению кода числа аь с выхода нуль-органа 1 единичный сигнал через дешифратор 6 н элемент ИЛИ 5 поступает на блок управлени 3, при этом происходит сброс линейного интегратора 10 и одновременно формируетс счетный импульс, по окончании которого на дешифратор 7 от блока управлени 3 поступает разрешение на прохождение единичного сигнала с выхода нуль-органа 2. В квадратичном интеграторе 12 при этом сохран етс значение квадрата первого числа. После поступлени импульса сброса из блока управлени 3 в линейном интеграторе 10 код начинает расти с нулевого значени , а в квадратичный интегратор 12 к уже записанному значению квадрата первого числа добавл етс значение квадрата второго числа. При сравнении кодов числа а2 и кода линейного интегратора 10 с выхода дешифратора 7 поступает импульс записи суммы квадратов в блок пам ти 4. По окончании записи происходит сброс интеграторов 10 и 12. Одновременно с нмпульсом сброса интеграторов 10 и 12 блок управлени 3 формирует сигнал, разрешаюший работу дополнительного дешифратора 9. После сброса вновь начинаетс формирование разверток. Происходит сравнение кода квадратичного интегратора 12 и кода, записанного в блоке пам ти 4. В момент сравнени с выхода дополнительного цифрового нуль-органа 8 поступает единичный импульс через дополнительный дешифратор 9 на установочные входы регистра блокаWhen the device starts, the simultaneous formation of digital linear (on linear integrator 10) and quadratic (on quadratic integrator 12) codes begins. When a linear code reaches the value equal to the code of the number ai from the output of the null organ 1, a single signal through the decoder 6 n the OR 5 element enters the control unit 3, and the linear integrator 10 is reset and a counting pulse is generated at the end of which the decoder 7 The control unit 3 receives the permission to pass a single signal from the output of the null organ 2. In quadratic integrator 12, the value of the square of the first number is preserved. After a reset pulse is received from control unit 3 in line integrator 10, the code starts to increase from zero, and in square integrator 12, the value of the second number is added to the already recorded value of the square of the first number. When comparing the codes of a2 and the code of the linear integrator 10, the output of the decoder 7 enters the write pulse of the sum of squares in the memory block 4. After the recording is completed, the integrators 10 and 12 are reset. Simultaneously with the reset pulse of the integrators 10 and 12, the control unit 3 generates a signal permitting the operation of the additional decoder 9. After the reset, sweep formation begins again. The code of the quadratic integrator 12 is compared with the code recorded in memory block 4. At the time of comparison, a single impulse through an additional decoder 9 is sent to the installation inputs of the block register from the output of the additional digital zero-organ 8
пам ти 4. Этим импульсом осуш,ествл етс запись среднеквадратического значени из линейного интегратора 10 в отдельный регистр блока пам ти 4. После записи конечной величины осуществл етс сброс интеграторов, и схема переводитс в первоначальное состо ние .memory 4. This rinsing pulse records the RMS value from the linear integrator 10 to a separate register of memory 4. After the final value is written, the integrators are reset and the circuit is returned to its original state.