SU513650A3 - Запоминающее устройство - Google Patents

Запоминающее устройство

Info

Publication number
SU513650A3
SU513650A3 SU1710821A SU1710821A SU513650A3 SU 513650 A3 SU513650 A3 SU 513650A3 SU 1710821 A SU1710821 A SU 1710821A SU 1710821 A SU1710821 A SU 1710821A SU 513650 A3 SU513650 A3 SU 513650A3
Authority
SU
USSR - Soviet Union
Prior art keywords
voltage
transistor
switch
outputs
control element
Prior art date
Application number
SU1710821A
Other languages
English (en)
Inventor
Корбин Локвуд Джордж
Original Assignee
Нэшнл Каш Реджистер Компани (Фирма)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Нэшнл Каш Реджистер Компани (Фирма) filed Critical Нэшнл Каш Реджистер Компани (Фирма)
Application granted granted Critical
Publication of SU513650A3 publication Critical patent/SU513650A3/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Shift Register Type Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

1
Изобретение относитс  к вычислительной технике.
Известны запоминающие устройства, содержащие матрицу из г. двоичных запоминающих элементов на полевых транзистора селекторный коммутатор столбцов, селекторный коммутатор строк, переключатель режима работы, источники посто нного напр жени .
Цель изобретени  - повыщение надежное ти устройства.
Предлагаемое устройство отличаетс  те что оно содержит блок переменного напр жени , переключатель переменного напр жени , первый и второй ключи, нагрузочные полевые транзисторы, управл ющий элемент, подключенный выходами к переключателю режима работы и через селекторный коммутатор столбцов - к первым выходам П двоичных запоминающих 1элементов матрицы, выходы которых подсоединены к источнику посто нного напр жени  через нагрузочные полевые транзисторы , причем входы запоминающих элементов соединены через селекторный коммут
татор строк с переключателем переменного напр жени , подключенным к блоку переменного напр жени , и с первым ключом который подсоединен к источнику посто  ного напр жени , а шина питани  управл ющего элемента подключена к источнику посто нного напр жени  через второй ключ
Каждый из двоичных запоминающих алементов матрицы содержит два полевых транзистора с переменным порогом срабатывани  и изолированными атворами, првЧем их истоки, стоки н затворы соеднн ны соответственно с первыми выходами, вторыми выходами и входами двоичного запоминающего элемента.
Управл ющий элемент выполнен по схеме триггера на полевых транзисторах с : изолированными затворами. На фиг. 1 изображена схема устройства , содержащего матрицу из Л двоичных запоминающих элементов; на фиг. 2 - схема устройства, в котором матрица содержит п, -1 двоичных запоминающих элементов; на фиг. 3 - диаграммы напр же-
НИИ. Устройство содержит матрицу 1 из двоичных запоминаюашх элементов 2 на поле- вых транзисторах (фиг, 1) .селекторный ком мутатор столбцов 3, селекторный коммутатор строк 4, переключатель режима работы 5, блок переменного напр жени  6, neреключатель переменного напр жени  7, ключи 8 и 9, нагрузочные полевые {МО ) транзисторы 10, 11, управл ющий элемен 12. Двоичный запоминающий элемент 2 со держит полевые транзисторы 13 и 14 с пе ременным порогом срабатывани , например транзисторы с - проводимостью структур металл-нитрид кремни -двуокись кремни -кремнийу которых затворы подклкь. чены ко входам 15, истоки - к первым вы ходам 16, а стоки - ко вторым выходам 17 двоичного запоминающего элемента, при чем первые выходы 16 соединены с выход ми 18 и 19 управл кхцего элемента 12. Постепенно возрастающее отрицательное напр жение, подаваемое блоком пере (менного напр жени  6, включает тот из транзисторов 13, 14, отрицательное пороговое напр жение которого меньше. Стоки и затворы транзисторов 2О и 21 нагрузки управл ющего элемента 12, имеющих МОS-структуру, соединены с источником питани  22 (-24 в) через шины 23 и 24. Если пороговое напр жение транзистора 13 ниже порогового напр жени  гранзио тора 14 (например минус 2 и минус 6 соответственно), стабильный двоичный запоминающий элемент 2 находитс  в состо нии , при котором между затворами и источником транзистора 13 имеетс  напр жение -2в благодар  тому, что на изол циоыном слое между нитридом кремни  и окисью кремни  запасено много электронов . /ЧУ1/ 05транзистор 14 не проводит электроны от стока к истоку, пока между его .затвором и истоком не приложитс  напр жение - 6 в, поскольку до этого на его изол хшонном слое между нитридом , кремни  и окисью кремни  запасено мало электронов. Подложки А/Л 05-транзисторов 13и 14 заземлены. Электроны, удерживаемые в транзисторе 13, воздействуют на наход щийс  под ним кремниевый полупроводниковый материал, способству  образованию в нем области р-проводимости между областью истока р-типа и областью стока. Каждый из / vVOS-транзисторов 13 и 14имеет слой окиси кремни  толщиной примерно в 30 ангстрем и слой нитрида кремни  толщиной около 1000 ангстрем, так что отрицательные зар ды могут пост пать в слой между двуокисью кремни  и нитридом кремни  из нижней кремниевой подложки Jt-THna. Отрицательный зар д в слое между двуокисью кремни  и нитридом кремни  уменьшает отрицательное пороговое напр жение, с которого транзис- тор может накапливать (запоминать) зар ды . Вместо транзисторов 13 и 1.4 t f/OSструктуры можно использовать транзисторы Af Л OS -структуры. ТранзистЬр .//j Sструктуры имеет металлический электрод . затвора, толстый изолирующий слой окиси алюмини , тонкий слой окиси кремни  и кремниевую подложку. Зар д, накапливаемый в слое между окисью кремни , умень шает отрицательный порог срабатывани  транзистора. Окись алюмини  может быть заменена другим изолирующим материалом, однако в любом случае должны использоватьс  стабильные полевые транзисторы с переменным порогом срабатывани . Временна  диаграмма работы двоично запоминающего элемента 2, изображенного на фиг. 2, показана на фиг. 3. Дл  считывани  состо ни  элемента 2 замыкают переключатель переменного напр жени  7. При этом, как показано Б точке И на фиг. 3, напр жение на входе 15 (цифровые обозначени  соответствуют позици м на фиг. 1 и 2) становитс  отрицательным и замен етс  со скоростью 24 в в микросекунду . Напр жение на затворе Mi/0 -транзистора 13 достигает - 2Б в момент времени ГИ. Транзистор 13 начинает проводитв и на его истоке по вл етс  отрицательное напр жение . Транзистор 14 не проводит, пока напр жение на входе 15 не достигнег -6 в. Однако , когда напр жение на затворе jyVbS-Tpanзистора 14 достигает -6 в сразу после момента времени Ш, исток транзистора 14, не становитс  отрицательным, так как выход 19 управл ющего элемента 12 поддержи .ваетс  под потенциалом земли, а Н05-транзистор 25 включаетс  через шину 26, когда становитс  провод щим J4J r05-транзистор 13. Исток и сток MOS-транзистора 25 находитс  под потенциалом земли. ЭлектрОд затвора этого транзистора находитс  под потенциалом -4 в. В момент времени Ш напр жение -2 в подаетс  на затвор КК05 -транзистора 13, который начинает проводить электроны от своего стока к выходу 18 управл ющего элемента 12, который находитс  в состо нии , условно именуемом первым, когда отрицательное напр жение по вл етс  на его выходе 18 раньще,чем на выходе 19, Отрицательное напр жение по вл етс  на выходе 18 раньше, чем на выходе 19, так ( как /1//05-транзистор 13 включаетс  рань-1
ше транзистора 14. Управл юцшй элемент
12снова переходит в состо ние e/UiHHua при новом поступлении напр жени  -2 4 в 24 через ключ 9. Следоват впьно,
(единица считываетс  сМЫОЗ-структуры топь|ко тогда, когда состо ние.двоичного запо1минающего элемента 2 сдвигаетс  управ .л ющим элементом 12 во юм  считыва нин с элемента 2. Единица, вьфаженна  состо нием управл ющего элемента 12, I может передаватьс  на вычислительное устройртво с шины 27. Управл ющий элемент 12, собранный по схеме триггера,  вл етс  предпочтительной формой вьгаолнени  устройства запроса и считывани  дл  двоичного запоминающего элемента 2. Однако вместо нее могут использоватьс  и другие устройства запроса и считывани .
Управл ющий элемент 12 эффективно воопринимает информацию от двоичного запоминающего элемента 2, даже если разница в пороговых напр жени х Ж)5-транзисторов 13 и 14 измен етс  в пределах нескольких дес тых во ль та в результате потери зар да с промежуточного сло  AWOSтранзистора . Двоичный запоминающий элемент 2 обладает .повышенным временем считываемой пам ти. (свыше года). Еще раз необходимо заметить, что чувствительна  считывающа  цепь реагирует на различи  пороговых напр жений транзисторов
13и 14, а не на их абсолютные величины .
Дл  записи нул  пороговое напр жение .MJVOS -транзистора 14 делаетс  менее отрицательным (-2 в), чем пороговое напр - же1ше MM)S-транзистора 13 (-6 в), как это схематически изображено в момент у (фиг. 3). Двоичный запоминающий элемент 2 при этом находитс  в состо нии нуль. Дл  его перевода в нулевое состо ние в момент У и дл  считывани  этого нулевого состо ние в момент Vlf используетс  управл ющий элемент 12. При этом транзистор 14 проводит раньше транзистора 13 Теперь-транзистор 14 зар жаетс , в то врем  как транзистор 13 остаетс  незар 1женным .
Опишем теперь работу при считывании нулевого состо ни  двоичного запоминающего элемента 5. В момент времени И напр жение на затворах транзисторов 13 и 14 становитс  отрицательным и начинает возрастать со скоростью 24 в в микросекунду . В момент Vff транзистор 14 включаетс  прежде транзистора 13. Исток транзистора 14 становитс  отрицательным в момент ул . Затвор HOS -транзистора 28 находитс  под напр жением -4 в. При
этом транзистор 28 включаетс  через шину 29 в момент . Так как тпанзистсф 28 включен и его исток находитс  под потенциалом земли, его сток пршсймаст потенциал земли в момент VII. Следовав тельно, и выход 18 принимает потенциал :земли в момент W(. Так как затворМО транзистора 25 соединен с выходом 18, он I принимает потенциал земл  через шнну 27 ;тоже в момент W. При этом транзистор 25 i в момент Vn отключаетс , и управл ющий j I элемент 12 переходит и нулевое состо ние. Затем может включатьс  транзистор 13. Однако управл ющий элемент 12 уже Ьахо- Удитс  в нулевом состо нии, и это не. выэр|Вёт изменений. .
Нагрузочные MOS-транзисторы 10 и 11;вместе с управл ющим элементом 12 ис- i пользуютс  дл  записи информации в дво- I ичном запоминающем элементе 2 сразу пос ле моментов времени иУ (см. фиг. 3). Как видно из фиг.. 2, исток нагрузочного МOS-транзистора 10 соединен со juTOKOMf iMWOS-транзистора 13, исток нагрузочного i М OS-транзистора 11 - со стоком M/VOS- транзистора 14. Стоки MOS-транзисторов , 10 и 11 соединены с шиной 30, котора  ; ,находитс  под напр жением -24 в. В момейт времени управл ющий элемент 12 переводитс  заземлением шины 27 н замыканием ключа 9 в состо ние единица. Исток нагрузочного MOS -транзистора 11 и сток : M S-транзистора 14 оказываетс  под на пр жением -2,5 в..
Выход 19 находитс  под нулевым напр жением , а на выход 18 при замыкании ключа 9 подаетс  напр жение -24 в. Управл ющий элемент 12 находитс  в состо нии единица. Он перюводит двоичный запоминающий элемент в состо ние единица сразу же после момента Т (см. фиг. 3) подачей на затворы MWOS-транзисторов 13 и 14 напр жени  -30 в от источника напр жени  31.
На шину 27, а следовательно и на выход 19, подаетс  напр жение -24 в по отношению к шине 32, что переводит управ- л ющий элемент в нулевое состо ние в момент V . Ключ 9 замыкаетс . Напр жение истока МОЗ-транзистора 10 и стока/1МЭ5j транзистора 13 возрастает до -2,5 в.
Подача напр жени  -30 в на вход 15 через ключ 8 сразу же после момента V переводит двоичный запоминающий элемент. 2 в нулевое состо ние. Управл ющий элемент 12 переводитс  в нулевое состо ние ; в момент Г , перевод  запомина|оший элемент 2 в нулевое состо ние сразу же пос- ле момента V . ; Состо ние единица, в котором находитс  запоминающий элемент 2, изображе ный на фиг. 2, в момент времени Jl . жет быть стерто в момент |У подачей нап (1 жеш1 . 30 в от источника н 1ф жени  33 на затворы ЛЛ/ОЗ-транзисторов 13 и , 14 через ключ 34. Подложки обоих тран-; .зисторов заземлены. Эл троны в кремниевой подложке под слоем нитрида кремни  в транзисторе 14 перемещаютс  в момент : и/ X. слою между нитридом кремни  и окись кремни . Пороговое напр жение транзистора 14 измен етс  в момент IV от -6в до -2в; Пороговое напр жение транзистора 13 в мо мент/достаетс  на уровне-2в, так как в нем в изолирующем слое между нитридом кремни  и окисью кремни  уже имелс  значительный избыток электронов. Таким образом , изолирующие слои между нитридом кремни  и окисью кремни  в транзисторах 13 и 14 в момент времени IV оказываютс  зар женными отрицательно, что приводит к стиранию информации в запоминающем элементе 2. Внутреннее сопротивление /JOS- ров 10 и 11 пор дка 100 000 ом, в ,1° врем  как внутреннее сопротивление/J USТранзисторов 13 и 14 около 5 000 ом. Следовательно, когда транзистор 13 или 14 проводит, потенциал его стока очень бл зок к потешшалу земли, а его исток находитс  под потенциалом земли. Тем самым между затвором и истоком и стоком транзистора 14 сразу же после момента t обес пёчиваетс  разность потенциалов почти в 30 в. Пороговое напр жение транзистора 14 становитс  более отрицательным сразу же после момента f так как на его исток в этот момент поступает потенциал земли. Когда исток транзистора 13 поддержи- ваетс  в момент под нулевым напр жением а на затвор сразу же после момента подаетс  напр жение -ЗОв, ток от транзисто ра 13 течет через транзистор 10. На CTOK транзистора 13 подаетс  в это врем  напр жение -2,5в тогда как сток транзистор 10 поддерживаетс  под напр жением -24в Электроны отвод тс  от сло  между нитридом кремни  и окисью кремни  транзистора 13 сразу же после момента У измен   его пороговое напр жение с -2в/до -6в. Таким образом, при считывании, в момеит соединенные затворы транзисторов ГЗ и 14 со входа, 15 подаетс  возрастаю шее отрицательное запирающее напр жение и транзистор 14 включаетс  при -2в, а транзистор 13 не включаетс ,, пока напр жение на электроде его затвора не достигнет -6в относительно электрода истока. На фиг. 1 изображена матрица 1 на чеырех лвричгных апоминающих элементов f атворы трайэнсторов 13 и 14 соединены о входом 15, который через селекторный оммутатор строк 4 подключен к блоку пееменного нгиф жени  6. Истоки траизнсто-) ров через выход 16 соед н ены со столбцом | селекторных Н0$ -транз сторов 35 н 36 или 37 и 38,.ynpu8Mett4ibix ключом 39, селект (фного коммутатора столбцов 3, выходы которого подключевы к выходам 18 и 19 управл ющего элемента 12. Таким образом обеспечиваетс  считывание нли запись на любом запоминающем элементе. Стоки тран3исторов 13 и 14 запомиКаюшкх элеменов 2 соеданены через 17 с нагрузочными транзисторами Юн 11. которые ; в свою очередь, сое0днены с источником напр жени  22. Столбец матрицы выдел куг транзисторы 35 -38. Управдаюший элемент 12 используетс  дл  считывани  информации с лкбого запомннаюоюго элемента матрицы , а также дл  записи новой информации в любой запоминающий элемент. i Затворы селекторных, транзисторов 3538 соединены с ключом 39. который обеспечивает выбор л1Ьбо1Ч элемента мат|жаы.Т|.. КИМ образом, зшшсь Нли считывание могут быть получены на лкубрм запомНнающем элементе с помощью средств селекции столбluoB и строк. Последовательность запоминающих элементов обргазует стабильную запоминающую матрицу. При считывании, управл емом электрически , только в запоминающую матрицу, изображенную иа фиг. 1. могут быть стабильно записаны четыре двоичных единицы информации . Одна единица может быть записана в каждый зшюмииающиЙ элемент. Информаци , записанна  в любой вь1бранный запоминающий элемент 2. изображенный на фиг. 1, считываетс  так же. как это было описано дл  считывани  информ ции с элемента 2, изображеннога на фНг. 2. |3апись, считывание и стирание в выбранном запоминающем элементе происходит так же, как это объ сн лось при рассмотрении временной диаграммы, изображенной на фиг. 3. Матрица 1 может использоватьс  в качест ве стабильной запоминающей матрицы с электрическим управлеиием дл  записи хаотически поступающей ииформации. Как показано на фиг. 1 дл  считывани  информации с любого. запоминающего элемента через управл ющий элемент 12 или дл  записи новой информации в любой запоминающий I элемент через управл ющий элемент 12 используетс  переключатель режима работы 5. Чтобы записать значение нуль в выбран|ный запоминающий элемент, надо сначала
перевести в нулевое состо ние управл ющий элемент 12. Это достигаетс  подачей напр жени  -24в на выход 19 через пе ёключатель режима работы 5 Е шину 27. Затем замыкают ключ 9, перевод  управл ющий элемент 12 в нулевое состо ние, пос-. ле чего переключатель режима работы может быть переведен в положение считы вани . Минус 24в на выходе 19 и нуль на выходе 18 означают, что управл ющий элемент находитс  в нулевом положении. Ключ 9, остава сь , подает на управл ющий элемент 12 Напр жение -24в (через шину 24.
После этого поворотом ключа 39 влево ; выбирают левый столбец запоминающих элементов . При замыкании ключа в на выход 15 через ключ 34 и селекторный коммутатор строк 4 подаетс  напр жение -ЗОв. Запоминающий элемент 2 перевод т в нуль подачей напр жени  -ЗОв от источника напр жени  31 через ключ 8.
Соответственно единица может быть записана в запоминающий элемент 2 при предварительном переводе в состо ние еди ница управл ющего элемента 12. Выход 19 при этом должен поддержнватьс  переключателем работы 5 поД потенциалом зем;лн . Затем управл ющий элемент надо перевести в состо ние единица замыканием ;ключа 8.
1 Управл ющий элемент 12 освобождаетс  размыканием ключа 9 и немедленным за мыканием его.
Дл  с читывани  с выбранного запомииаюиего элемента первоначально c jjeKTopiftjM j коммутатором стрлЙцов 3 выдел ют столбец {двоичныхзапоминающих элементов. Заломи- I наюший элемент 2 предварительно перевод т всосто 1ше единица. Правь1йстолбецматр цы, изображейной на фиг. 1, выдел ют поворотом ключа 39 вправо, например, при выборе дл  считывани  двоичного запоминающего элемента 2 Селекторный коммутатор I строк 4 переключают Иа ишну 40. Переключатель переменного напр жени  7 замыкаетс , а ключ 9 размыкаетс , и возраста ю-Г шее отрицательное напр жение подаетс  на затворы транзисторов запоМина9)шего элемента который при новом замыкании ключа 9 переводит освобожденный управл ющий элемент 12 в состо ние единица. Переключатель режима работы 5 находитс  при этом в положении считывакл . Потен- : циал земли на шине 27 указывает, что уП равл ющий элемент 12 находитс  в состо « | НИИ единица и, следовательно, что в этом же состо нии находитс  запоминаюишй элемент 2/, .;
и 3 о б
Формула
р е т е н и  

Claims (3)

1.Запоминающее ус1 ойсгоо, содержащее матрицу из п двоичных запсминающнх элеме тов на полевых транзисторах, селекторный коммутатор CTOJ76uQB, селект фный коммутатор строк, перекшочатель режима работы, источннкн посто нного напр жени , oтлнчaюшei ее   тем, что, с цельюпсшышенн  его надежности , в него включены блок переменного на« пр женн ,перек ючательперемеш1огонапрв женн , {два ключа, нагрузочные полные тран-; знсторы, управл ющий элемент,; подключенньА выходами к переключателю режима работы   через селективный коммутатор столбцов к первым выходам к двоичных ..апомннакшнх элементов, вторые выходы которых подсоедннены к источнику посто нного напр жени  через нагрузочные полевые транзисторы , причем входы запоминающих элементов соедннены через селекторный коммутатор строк с переключателем переменного напр  , жени подключенным к блоку переменного напр жени , и с первым ключом, который подсоединен к источнику посто нного напр жени , а щина питани  управл ющего элемента подключена к источнику посто нного напр жени  через второй ключ.
2.Запоминающее устройство по п.1, отличающеес  тем, что каждый из двсжчных запоминающих элементов матрицы содержит два полевых транзистора с переменным порогом срабатывани  и изолированными затворами, причем их истоки, стоки и затворы соединены соответственно с первыми выходами, вторыми выходами и входами ДВОИЧНОГС1 запоминающего элемента ,
3.Запоминающее устройство по п.1, отличающеес  тем, что в нем управл ющий элемент выполнен по схеме триггера на полевых транзисторах с изолированными затворами. -vwHi Hi|i|Hi 1 -H|i|iH Hч .- L
.1
Фив.2 т
.1
&|5
%
/
„yl
la
fei-4
.-..-y
-
ksi
±
J
SU1710821A 1970-11-02 1971-11-01 Запоминающее устройство SU513650A3 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US8619170A 1970-11-02 1970-11-02

Publications (1)

Publication Number Publication Date
SU513650A3 true SU513650A3 (ru) 1976-05-05

Family

ID=22196900

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1710821A SU513650A3 (ru) 1970-11-02 1971-11-01 Запоминающее устройство

Country Status (19)

Country Link
US (1) US3651492A (ru)
JP (1) JPS5217978B1 (ru)
AR (1) AR203076A1 (ru)
AT (1) AT321004B (ru)
AU (1) AU445396B2 (ru)
BE (1) BE774738A (ru)
BR (1) BR7107233D0 (ru)
CA (1) CA963576A (ru)
CH (1) CH539918A (ru)
DE (1) DE2154025C3 (ru)
DK (1) DK133026C (ru)
ES (1) ES396464A1 (ru)
FR (1) FR2112393B1 (ru)
GB (1) GB1313068A (ru)
NL (1) NL7115021A (ru)
NO (1) NO134235C (ru)
SE (1) SE364797B (ru)
SU (1) SU513650A3 (ru)
ZA (1) ZA716823B (ru)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE789500A (fr) * 1971-09-30 1973-03-29 Siemens Ag Memoire a semiconducteurs avec elements de memorisation a un seul transistor
US3764825A (en) * 1972-01-10 1973-10-09 R Stewart Active element memory
AT335777B (de) * 1972-12-19 1977-03-25 Siemens Ag Regenerierschaltung fur binarsignale nach art eines getasteten flipflops
US4168537A (en) * 1975-05-02 1979-09-18 Tokyo Shibaura Electric Co., Ltd. Nonvolatile memory system enabling nonvolatile data transfer during power on
JPS5228824A (en) * 1975-08-29 1977-03-04 Toshiba Corp Multiple storage unit
US4095281A (en) * 1976-03-04 1978-06-13 Rca Corporation Random access-erasable read only memory cell
US4175291A (en) * 1976-08-16 1979-11-20 Ncr Corporation Non-volatile random access memory cell
US4193128A (en) * 1978-05-31 1980-03-11 Westinghouse Electric Corp. High-density memory with non-volatile storage array
US4224686A (en) * 1978-10-02 1980-09-23 Ncr Corporation Electrically alterable memory cell
US4388704A (en) * 1980-09-30 1983-06-14 International Business Machines Corporation Non-volatile RAM cell with enhanced conduction insulators
JPH03284364A (ja) * 1990-03-29 1991-12-16 Matsushita Electric Ind Co Ltd 空気清浄器の放電器
US5640114A (en) * 1995-12-27 1997-06-17 Vlsi Technology, Inc. Versatile select and hold scan flip-flop
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3508211A (en) * 1967-06-23 1970-04-21 Sperry Rand Corp Electrically alterable non-destructive readout field effect transistor memory
US3530443A (en) * 1968-11-27 1970-09-22 Fairchild Camera Instr Co Mos gated resistor memory cell
US3549911A (en) * 1968-12-05 1970-12-22 Rca Corp Variable threshold level field effect memory device
US3579204A (en) * 1969-03-24 1971-05-18 Sperry Rand Corp Variable conduction threshold transistor memory circuit insensitive to threshold deviations

Also Published As

Publication number Publication date
AU445396B2 (en) 1974-02-21
AR203076A1 (es) 1975-08-14
BE774738A (fr) 1972-02-14
ES396464A1 (es) 1975-02-16
BR7107233D0 (pt) 1973-04-10
DE2154025C3 (de) 1975-11-20
FR2112393A1 (ru) 1972-06-16
FR2112393B1 (ru) 1976-09-03
AT321004B (de) 1975-05-10
AU3457871A (en) 1973-04-19
JPS5217978B1 (ru) 1977-05-19
CA963576A (en) 1975-02-25
SE364797B (ru) 1974-03-04
DE2154025A1 (de) 1972-05-18
CH539918A (de) 1973-07-31
DE2154025B2 (ru) 1975-04-03
DK133026B (da) 1976-03-08
US3651492A (en) 1972-03-21
ZA716823B (en) 1972-06-28
NL7115021A (ru) 1972-05-04
DK133026C (da) 1976-08-09
NO134235B (ru) 1976-05-24
NO134235C (ru) 1976-09-01
GB1313068A (en) 1973-04-11

Similar Documents

Publication Publication Date Title
SU513650A3 (ru) Запоминающее устройство
US5426605A (en) Semiconductor memory device
CN109643569B (zh) 具有改进温度范围的模拟铁电存储器
US4132904A (en) Volatile/non-volatile logic latch circuit
US4175290A (en) Integrated semiconductor memory array having improved logic latch circuitry
TWI267859B (en) Integrated circuit memory device and operating method thereof
KR100276850B1 (ko) 전계 효과 트랜지스터
KR100218275B1 (ko) 벌크형 1트랜지스터 구조의 강유전체 메모리소자
US4161038A (en) Complementary metal-ferroelectric semiconductor transistor structure and a matrix of such transistor structure for performing a comparison
JPH09508240A (ja) 強誘電体メモリ
EP0238549B1 (en) Nonvolatile memory cell
CN105612617A (zh) 半导体装置
WO2001069602A2 (en) Ferroelectric memory and method of operating same
EP1023732A1 (en) A ferroelectric dynamic random access memory
TW440834B (en) Memory-cells arrangement
JPS6233672B2 (ru)
CA1092240A (en) Semiconductor memory device
KR830001767B1 (ko) 비소멸성 정지형 등속호출 기억장치
JPH07106440A (ja) 不揮発性半導体記憶装置及びそれを用いた応用システム
JPH06104447A (ja) 強誘電体トランジスタ
US4375085A (en) Dense electrically alterable read only memory
JP2529885B2 (ja) 半導体メモリ及びその動作方法
GB2240415A (en) Simple associative memory cell using non-volatile fet stores
EP0183235A2 (en) Nonvolatile semiconductor memory device
JPS5886777A (ja) Ｍｎｏｓ記憶素子のしきい値電圧の設定方法