SU507946A1 - Time equalizer channels for transmitting discrete signals - Google Patents
Time equalizer channels for transmitting discrete signalsInfo
- Publication number
- SU507946A1 SU507946A1 SU2032864A SU2032864A SU507946A1 SU 507946 A1 SU507946 A1 SU 507946A1 SU 2032864 A SU2032864 A SU 2032864A SU 2032864 A SU2032864 A SU 2032864A SU 507946 A1 SU507946 A1 SU 507946A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- switch
- output
- analyzer
- input
- channel
- Prior art date
Links
Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
Description
:; 4:v; yvno3nH:oiuH-vt бпохом, i г.разр дный ::г;: :; С: OTBGfiSMt ОТ кажвого раз- лГ1; о/1.кпючеи1сымк х второму коммута- ллу, соециненному с вторым управл ющим тгком по 8ТОМ информационные входы Ор : ого регист;рэ сдвига и первого ;:::-Г/татора подхчючезы к Р кформалионно™ 7 5ZO/JV утлоавп емой линии задержки, -БЫ-:; 4: v; yvno3nH: oiuH-vt bpohom, i g. discharge :: g ;::; C: OTBGfiSMt FROM each section L1; о / 1.кпючеи1ымымк х to the second commutator, connected with the second control module for the 6TOM information inputs of the OR: register, re shear and of the first; ::: - T / tator of the P7FZO / JV branded interface delays, -by-
J;-; r(Q.npOrO лГ.ОЛ .Тй., .г о ЦК. .17 04651 К чНJ; -; r (Q.npOrO lg.OL.Ty., .g about the Central Committee. .17 04651 К чН
СО:;..: иконным входам 1.-разр дного рогистрй :;::-v;-r,Q и коммутатора, выход кото-CO:; ..: to the icon inputs of a 1.-bit hornystra:; :: :: v; -r, Q and switch, the output of which
лТЗ;: ; л:л7ймой пкнич ЗЙДЭР ККИ, , причем управ- :у:ож:г1 эход управл емой пиник задержки сл:;;п э.9н. к входу; ЕТОИОГО упразп тощего бпо: .- L ;;:;tOП -СОТОООГО СОЭЙИК9Н С ВХОДОМ ПерВО: .П рзглЕЮШОго блока, выход которого под: n ::sa :: у11равпио Т1ему выходу зт ревл емой вам:о к ::, ,( ip,: I-jr, к ,-. целойLTZ ;:; l: l7th pknich ZIDER KKI,, with the control-: y: ozh: r1, the output of the controllable delayed delay ck: ;; to the entrance; UTILIOUS OUTPUT BABO: .- L ;;:; tОП -СТОООГО СОЕЙИК9Н WITH ENTRANCE INPUT: .P the module of the unit, the output of which is under: n :: sa :: u11ravpio T1emu output of the revolving you: o to ::,, ( ip ,: i-jr, k, -. whole
Н-о ерте к8 прг ведйна структ рна эпек- ..;: -.сока с.хэмэ Бырэвичватед каналов,H-Erte k8 prg vedina structural epe- ..;: -.soka s.heme Byrevichvatef channels,
рэменной вырав;;иватепь гсанапов дп i:;:-;. дкскоеткых сигналов оодержитуп™ jOS/ eMyio ПИИ1ПО еацержки л, икформацион :-.лК оыдод хсторой подключен к анапизато™ ; 2 отсутстви зьфавнивани ,. узеп 3 фаог .-р-,1, х ,н9пов и индикатор 4; вы:у©ды ;j/:i 3. ).тоедК; зн0/енного дп фазиоойанид ;;.л-1:а;-лсв. п:од ;пюч8ны к входам первого вве- -rj,-: jrn тгерокпточател 5 каналов, первый 1-ь::-:сд котос го подключен к входу алализа- ;-ч; 2 оюу стви выравнивани , а второй -.од - S ищ орма1щонно./1у входу управп е«т .сй. гашик Я задеожхи, к управп ющемувхо- -orf подключен запрещающий блок 6, . 1 оппго соединены с выходами ана- г I отсутстви выравнивали ивве- т 1-1 fi тодизатора 7 наличи выравнива-- --)д Н10ННОГО о индикатором 4, I анализатора 7 наличи вы- т р н п подключен к управл ющему вы- п 1 впемой линии 1 задержки, а ру-ravnoy vyrav ;; ivatep gsanapov dp i:;:: - ;. The DX signals of JOS / eMyio PII1PO allowance are available for information: -. The LC interface is connected to anapisato ™; 2 absenteeism,. uzep 3 faog. -p-, 1, x, n9pov and indicator 4; you: y d; j /: i 3.) .toedc; well-known dp fazioanid ;;. l-1: a; -lsv. p: od; puls to the inputs of the first input -rj, -: jrn of the truncator of 5 channels, the first 1st :: -: sd of which is connected to the input of allis-; -h; 2 oyu str alignment, and the second - .od - S is looking for a frame. / 1 input control e. T. Hashik I zadeohi, to the control unit in -orf connected prohibiting unit 1 imgos are connected to the outputs of ana I and the absence of equalization of 1-1 fi of the tester 7 of the presence of leveling-- -) dH of the indicator 4, I of the analyzer 7 of the presence of rnn is connected to the control output 1 flow line 1 delay, and
р 1ходу анализатора 2 отсутстви .травниваь::-Ш5 при атом первый выходпер- тг-О перекпючатед S каналов допопнитель:ч доакпючен к nepBOh ; / второго BBe- л.снного переключател 8 калапов, к второ™ 5 входу которого подключен информацион. г.ый выход управл емой йинии задержки, / рэЕл ющий выход. КОТОРОЙ подключен кp 1 to the analyzer 2 is absent. Equalize :: - Ш5 when the atom is the first output of the transducer S channels, the additional signal is: h is added to nepBOh; / second BBe- l.snnogo switch 8 kalapov, the second ™ 5 input of which is connected to the information. The output of the controlled delay line, / reElIe output. WHICH is connected to
тпетьпм входам обоих пеоекпючатепей 5 иthe input to both of the input units 5 and
о 3 каналов; управл ема лини 1 задержкиabout 3 channels; control line 1 delay
содержит управл ющий блок, комкр/таторы, -разр дны ; регистр l-l сдвига с отво-. .Дймп от каждого («-+ 1) -го разр да, под- 7:ьпючекны1у;и к первому коммутатору , о с:сгдкненн.окГу с первым J.-3 управл ющим блоком, к Л- разр дный регтстр . сдвига о отводами от каждого разр да, подключенcontains control unit, com / tators, -dism; register l-l shift with re- .Dymp from each (“- + 1) -th bit, sub- 7: ю pinch; and to the first switchboard, about c: sdknennenoku with the first J.-3 control unit, to L- bit regr. shear off taps connected
ными к второму коммутатору 1-5, соединенному с вторым управл ющим блоком 1-6. при этом информационные входы /п-разр дного регистра 1-1 сдвига и первого ком5 ь-гутаторп 1-2 подключены к информационному входу у..равп емой линии задержки, выход первого коммутатора 1-2 подключен к информжционным входам л-разр дногоto a second switch 1-5 connected to a second control unit 1-6. In this case, the information inputs of the p-bit shift register 1-1 shift and the first comm-gutatorp 1-2 are connected to the information input of the assigned delay line, the output of the first switch 1-2 is connected to the information inputs of the l-bit
регистра 1-4 сдвига и второго коммутатора 1-5, выход которого подключен к информационному выходу управл емой линии задержки 1,; причем управл ющий вход управл емой линии задержки 1 подключен к входу второго 1-6 управл ющего блока, выход 5 которого соединен с входом первого управл ющего блока 1-3, выход которого.под ключей к управл ющему выходу yпpaвл e юй линии задержки 1, где пче ( ,; К - Целое число.the shift register 1-4 and the second switch 1-5, the output of which is connected to the information output of the controlled delay line 1 ,; moreover, the control input of the controllable delay line 1 is connected to the input of the second 1-6 control unit, the output 5 of which is connected to the input of the first control unit 1-3, the output of which is under the keys to the control output of the forward e delay line 1, where pche (,; K is an integer.
0 Временной выравниватель каналов дл передачи дискретных сигналов работаетследующим образом.0 The channel time equalizer for transmitting discrete signals works as follows.
Дискретные последовательности, имеющие временной сдвиг, поступают на вход узла 3,Discrete sequences with a time shift are fed to the input of node 3,
J который производит их синфазирование по тактовой частоте. Шрвый 5 и «торой 8 переключатели каналов, оба управл ющих блока 1-3 и 1-6 линии задержки 1 и анализатор 7 наличи выравнивани устанавливаютс в исходное состо ние сигналом О. С момента начала выравнивани сигнал О с этих устройств снимаетс ,J which synchronizes them by clock frequency. Fr 5 and "8" channel switches, both control units 1-3 and 1-6 of delay line 1 and analyzer 7 for alignment are reset to the initial state by signal O. From the moment alignment begins, signal O is removed from these devices,
В начале работы выравниватель дает задержку дискретной последовательности пер- сAt the beginning of work, the equalizer gives a delay to the discrete sequence of the first
85 вого канала. С выхода первого переключател 5 дискретна последовательность первого канала подаетс на га-разр дный регистр -1-1 и коммутатор 1-2, а последовательность второго канала - на первые входы второго85th channel. From the output of the first switch 5, the discrete sequence of the first channel is fed to the g-bit register -1-1 and switch 1-2, and the sequence of the second channel to the first inputs of the second
40 переключател 8 и анализатора 2i40 switch 8 and analyzer 2i
Исходное состо ние управл ющих блоков 1-3 и 1-6 определ ет прохождение дискретной последовательности первого через коммутаторы 1-2 и 1-5 на вторыеThe initial state of the control blocks 1-3 and 1-6 determines the passage of the discrete sequence of the first through the switches 1-2 and 1-5 to the second
45 входы переключател 8 и анализатора 2 без задержки, поэтому в начале выравнивани производитс сравнение исходных последовательностей , поданных на первый и второй входы выравнивател .The 45 inputs of the switch 8 and the analyzer 2 without delay, therefore, at the beginning of the alignment, a comparison of the original sequences fed to the first and second equalizer inputs is made.
60 В случае по влени временного сдвига между дискретными последовательност ми, определ емого анализатором 2, на его выходе формируетс 1юс едо;вательность, котора проходит через запрещающий блок 6 и пере-60 In the event of a time shift between discrete sequences, determined by analyzer 2, the output is formed by the 1st unit, which passes through the blocking unit 6 and
водит управл ющий блок 1-6 в одно ис (п + j возможных состо ний. leads the control unit 1-6 to one of the IP (n + j possible states.
По сигалу с управл ющего блока 1-6 коммутатор 1-5 коммутирует соответст вующие отводы с гг-разр дного регистра 1«-4,According to the signal from the control unit 1-6, the switch 1-5 switches the corresponding taps from the yy-bit register 1 "-4,
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2032864A SU507946A1 (en) | 1974-06-07 | 1974-06-07 | Time equalizer channels for transmitting discrete signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2032864A SU507946A1 (en) | 1974-06-07 | 1974-06-07 | Time equalizer channels for transmitting discrete signals |
Publications (1)
Publication Number | Publication Date |
---|---|
SU507946A1 true SU507946A1 (en) | 1976-03-25 |
Family
ID=20587379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2032864A SU507946A1 (en) | 1974-06-07 | 1974-06-07 | Time equalizer channels for transmitting discrete signals |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU507946A1 (en) |
-
1974
- 1974-06-07 SU SU2032864A patent/SU507946A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0290090A2 (en) | Switching network | |
US4302831A (en) | Method and circuit arrangement for clock synchronization in the transmission of digital information signals | |
SU507946A1 (en) | Time equalizer channels for transmitting discrete signals | |
GB1253882A (en) | SYNCHRONISATION e.g. OF A PCM-RECEIVER AND A TRANSMITTER | |
JP2693758B2 (en) | Frame pulse generation method | |
US5282210A (en) | Time-division-multiplexed data transmission system | |
US4041392A (en) | System for simultaneous transmission of several pulse trains | |
SU1262736A1 (en) | Device for duplex transmission and reception of information | |
SU681566A2 (en) | Arrangement for the synchronization of multichannel equally accessible communication systems | |
SU741441A1 (en) | Pulse synchronizing device | |
SU843301A1 (en) | Device for shaping frame synchronization signal | |
SU542991A2 (en) | Frame sync device | |
RU2011303C1 (en) | Clock synchronizing unit | |
SU1425821A1 (en) | Signal transmission apparatus | |
SU563736A1 (en) | Device for synchronization of equally accessible multi-channel communication systems | |
SU1085005A2 (en) | Cyclic synchronization device | |
SU1732485A1 (en) | Device for transmission and reception of data in half-duplex mode | |
JPS5853219A (en) | Period correcting circuit | |
SU1488971A1 (en) | Clock-pulse shaper | |
GB2157921A (en) | Multiplexer/demultiplexer | |
SU1424127A1 (en) | Device for determining loss of credibility of discrete information | |
SU1338092A2 (en) | Pulse-phasing device | |
SU981980A1 (en) | Digital system synchronization device | |
SU1027639A1 (en) | Discreta phase adjustment device | |
SU860326A1 (en) | Device for asynchronous interfacing of digital signals |