Claims (1)
а выход cxeMbf неравнозначности непосред ственно подкгаочены к блоку управлени выходным регистром результата, выход схемы неравнозначности через формирова тель импульса считывани подключен к упразл юшему входу блока выдачи информации . На чертеже дана блок-схема предлагаемого преобразовател . Устройство содержит резкстивную матрицу 1 типа вычитающий, блок 2, органы срааненч 3 и 4; схему неравнозначности о, блок 6 управлени выходным регистром результата; схему И 7, элемент задержки 8, выходкой регистр 9 результата; ключи 10; формирователь 11 импульсов считывани ; блок 12 выдачи информации; шику 13, на которую подаетс эталонное напр жйние, шину 14, на ко торую подаетс преобразуемое напр жение шины 15 и 16j на которые подаютс пороговые напр жени . Предлагаемый преобразователь напр жени в код работает следующим образом В исходном состо нии на выходах резистивных матриц 1 формируетс опорное напр жение Uan., Равное соответственно 4 -. ...4 МАКС. МАКС. КАЙС. где тг -количество разр дов преобразовател , k номер разр да преобразовател . Ключи 10 наход тс в разомкнутом состо нии. Выходное напр жение органов сравнени 3 и 4 соответствует логичесKovfy нулю. Выходной регистр результата обнулен. В момент подачи на шину 14 преобразуемого напр жени Н органы сравнени каждого k -го разр да сравнивают разностное напр жение (У. ), снимаемо с вычитающего блока 2, с пороговым напр жением U;,r) h -квант шкал преобразовател ), подаваемым на шины 15 и 16. В случае если разностное напр жение ( УХ - Uon)-f---- Ci) (где л. Un - ширина зоны неопределенности срабатывани органа сравнени ), на выходе органов сравнени по вл етс напр жение , соответствующее уровню логической единицы. Если же (2), Ux-V к22 то выходное напр жение органов сравнени соответствует логическому нулю. В случае если разностное напр жение КйОн ( х - onj г г х Иопк)ыходное напр жение органов сравнени ожет соответствовать с некоторой веротностью как логическому нулю, так и лоической единице. При наличии на выходах обоих органов сравнени fe -го пор дка двух логических единиц, схема И 7 вырабатывает управл ющий сигнал, который с помощью ключа 10 подключает эталонное напр жение подаваемое на шину 13, в старшие разр ды матрицы последующих разр дов. В этом случае fe ый разр д выходного кода, равный единице, через элемент задержки 8 записываетс с помощью блока управлени 6 в соответствующий разр д выходного регистра. Если будет выполн тьс второе условие, го г -ый разр д выходного кода равен нулю, а ключ аналогового напр жени 10 подает в старшие разр ды матриц последующих ступеней преобразовани напр жение, равное нулю. Если преобразуемое напр жение И(таково , что выполн ютс третье и четвертое соотношени , то при по влении на выходе органа сравнени соответствующего разр да логической комбинации типа 1О на выходе схемы неоднозначности 5 по вл етс сигнал, записывающий с помощью блока управлени 6 единицу в соответству-ющий разр5зд выходного регистра результата и нули во все младщие разр ды. Кроме гого, блок управлени 6 по этому сигна- лу блокирует возможность записи результатов преобразовани в данном и младших разр дах, поступающих с соответствующих элементов задержки. Их посто нна времени должна быть такой, чтобы сигнал блокировки опережал сигналы, поступающие со схем И последующих младших разр дов . Сигналы со схем неоднозначности используютс в блоке 11 формировани импульса считывани результата пре-. образовани , подаваемого в схему выдачи информации. В случае если напр жение И. не попадает в зону неопределенности органов сравнени , считывание результата производитс через фиксированные промежутки времени импульсом окончани преобразовани , поступающим на блок выдачи информации в канал св зи. Формула изобретени Преобразователь напр жени в код, содержащий в каждом разр де вычитающийand the output cxeMbf of disparities are directly connected to the control unit of the output register of the result, the output of the circuit of disparities through the read pulse generator is connected to the opposite input of the block of information output. The drawing is a block diagram of the proposed Converter. The device contains a resistive matrix of type 1 subtractive, block 2, organs of Sraanch 3 and 4; the unequality scheme, unit 6, controlling the output result register; scheme And 7, the delay element 8, trick register 9 result; keys 10; shaper 11 read pulses; block 12 issuing information; chic 13, to which a reference voltage is applied, bus 14, to which convertible voltage tires 15 and 16j are applied to which threshold voltages are applied. The proposed voltage-to-code converter operates as follows. In the initial state, at the outputs of the resistive matrices 1, a reference voltage Uan. Is formed, Equal to 4 respectively. ... 4 MAX. MAX. KAYS. where n is the number of bits of the converter, k is the number of the bit of the converter. The keys 10 are in the open state. The output voltage of the organs of comparison 3 and 4 corresponds to a logical Kovfy of zero. The output result register is zero. At the moment when the converted voltage H is supplied to the bus 14, the comparison organs of each k-th discharge compare the differential voltage (V.) removed from subtraction unit 2 with the threshold voltage U; r) h) on tires 15 and 16. In case the difference voltage (UX is Uon) -f ---- Ci) (where l. Un is the width of the zone of uncertainty of the response of the reference organ), the output of the comparison organs appears the voltage corresponding to level of logical units. If (2), Ux-V k22, then the output voltage of the reference organs corresponds to a logical zero. If the difference voltage Kyon (x - onj g x xopk), the output voltage of the organs can be compared with a certain faithfulness to both logical zero and the logical unit. If both bodies have a comparison of the fe th order of two logical units, the AND 7 circuit produces a control signal that switches the reference voltage applied to the bus 13 to the higher bits of the subsequent bits using the key 10. In this case, the fe th output bit of the output code, equal to one, through the delay element 8 is written using the control unit 6 to the corresponding bit of the output register. If the second condition is met, the zth bit of the output code is zero, and the analog voltage switch 10 supplies the higher bits of the matrices of subsequent conversion stages with a voltage equal to zero. If the converted voltage is AND (such that the third and fourth ratios are fulfilled, then at the output of the comparison body of the corresponding bit of a logical combination of type 1O, the output of the ambiguity circuit 5 causes a signal to be written by the control unit 6 - the output size of the output result register and zeros in all younger bits. In addition, the control unit 6 by this signal blocks the ability to record the conversion results in this and the lower order bits from the corresponding x delay elements. Their time constant should be such that the blocking signal is ahead of the signals coming from the AND circuits of the lower order bits. The signals from the ambiguity circuits are used in block 11 to generate the read pulse of the result of the transducer supplied to the information output circuit. If the voltage I. does not fall into the zone of uncertainty of the organs of comparison, the result is read at fixed intervals by the pulse of the end of the conversion arriving at the output unit. information to the communication channel. Claims: Voltage converter to code containing deducting in each bit
блок, один вход которого подключен к источнику nnsобразуемого напр жени , а другой вход - через резистивную матрицу к источнику эталонного напр жени , через ключ выход одного разр да подключен к одному из входов резистивной матрицы следующего разр да, выходы разр дов подключены ко входам выходного регистра результата , на выходе которого включен блок выдачи информации, причем выход вычитающего блока подключен ко входу органа сравнени , отличающийс тем, что, с целью устранени ошибки неоднозначности считывани информации и повышени быстродействи , в каждый разр дa unit, one input of which is connected to the source of the nns voltage being generated, and the other input through a resistive matrix to the source of the reference voltage, through a switch the output of one bit is connected to one of the inputs of the resistive matrix of the next bit, the outputs of the bits are connected to the inputs of the output register the result, at the output of which the information output unit is turned on, the output of the subtracting unit being connected to the input of the comparator body, characterized in that, in order to eliminate the information reading ambiguity error and increase ystrodeystvi in each discharge
ff
/5/five
|устройства введен дополнительный орган сравнени , схема И и схема неравнозначности , причем вход дополнительного органа сравнени подключен к выходу вычитающег блока, выходы основного и дополнительного органов сравнени соединены соответственно со входами схемы И и схемы неравнозначности , выход схемы И через элемент задержки, а выход схемы неравнозначности непосредственно подключены к блоку управлени выходным регистром результата , выход схемы неравнозначности| device introduced an additional comparison authority, the And circuit and the unequal circuit, the input of the additional comparison organ connected to the output of the subtractive unit, the outputs of the primary and secondary comparison organs are connected respectively to the inputs of the And circuit and the unequal circuit, the output of the And circuit through the delay element and the output of the circuit inequalities are directly connected to the control unit of the output result register, the output of the inequality scheme
через формирователь импульса считывари1Я подключен к управл ющему входу блока выдачи информации.through the pulse shaper, the reader is connected to the control input of the information output unit.
/f/ f