SU495754A1

SU495754A1 - Устройство дл исключени неопределенности работы интегратора

Info

Publication number: SU495754A1
Application number: SU2004759A
Authority: SU
Inventors: Юрий Николаевич Муравицкий
Original assignee: Специальное Конструкторское Бюро Промышленной Автоматики
Priority date: 1974-03-04
Filing date: 1974-03-04
Publication date: 1975-12-15

Description

1

Изобретение откоситс к области радиотехники и может быть исиользоваио в устройствах автоматики.

Известно устройство дл исключеии пеоиределениости работы интегратора, содержащее фазовый детектор, выходы которого иодключеиы к иервы.м входам блоков совиадени , иричем вь1ход первого блока совиадени соедииеи со входом элег-.гента заирстг, выход которого подключен ко второму входу пепБого блока совпадени , а второй вход элемента заирета соединен с шиной уирггзл ющих сигналов.

Дл повьш:ени номехоустойчивости устройства ири по влен:;и дробных илшульсов в предлагаемое устройство дополнительно введен элемент занрета, вход которого соеллнен с выходом вто)ого блока совпадени , Бторок вход которого подключен к выходу дополнительного элемента запрета, а второй вход дополнительного элемента запрета соединен с шипой управл ющих сигналов.

На чертеже дана структурна схема описываемого устройства.

Выходы фазового детектора 1 устройства подключены к первым входам блоков 2 и 3 совпадени . Выход блока 2 совпадени соединен со входом элемента 4 запрета, выход которого подклкочеп ко второму вхолл блока 2 совпадени , а второй вход элемента 4 запрета соединен с ш;;ной 5 управл ющих сигналов . Вход элемента 6 запрета соединен с выходом блока 3 совнадепи , второй вход которого под1;лючеи к выходу элемента 6 занрета , а второй вход этого элемента запрета соединен е uDiHofi 7 управл ющих сигналов. oLT: ojiCTBo работает сдедуюш.им образом. .ггветстзующие границам элементов информации, с 1 ноступают );а блоки 2 раал ющие элементами 4 и G запрета, соответственно. Одновременно снг;и;лы с выходов блоков совнаденн подаютс ; на выхол,ь; и 9 уетройетва, к которым подклю-1еи интегратор (на чертеже не покалементы 4 и 6 запрета управл ютс

зап). и а Г; а 51;ь;ми сигналам ;, поступающими на о и 7 от источника управл ющих сигЩ1п:ы налов.

По вление в олной из фазовых плоскостей значащего момента элемента информации, например фронта двоичиого сигиала, приводит к ПОЯ.ВЛС1ИПО напр жени на входе соответствующего элемента 4 или 6 запрета, коTopbiii )ует соответетвующий блок совпаде1П :7 .

Ihiii по влении в аналнзируемой плоскости ло:-К 1ых значений ,:о:лентов в элементе инфорл:а1;ни на входе фазового детектора 1 соответствующпй элемент занрета запрещает

прохождение в интегратор напр жени , возникающего на выходе фазового детектора, до момента анализа значащих моментов информации в противоположной фазовой плоскости элемента информации.

Элементы запрета деблокируютс управл ющими сигналами, поступающими на входы шин 5 и 7.

Claims

Формула изобретени

Устройство дл исключени неопределенности работы интегратора, содержащее фазовый детектор, выходы которого подключены к первым входам блоков совпадени , причем

выход первого блока совпадени соединен со входом элемента запрета, выход которого подключен ко второму входу первого блока совпадени , а второй вход элемента запрета соединен с шиной управл ющих сигналов, отличающеес тем, что, с целью повышени номехоустойчивости при по влении дробных импульсов, в него дополнительно введен элемент запрета, вход которого соединен с выходом второго блока совнадени , второй вход которого подключен к выходу дополнительного элемента запрета, а второй вход дополнительного элемента запрета соединен с шиной управл ющих сигналов.

-.-.