cx(.:.iy И-i.E 7 на n входов, схему И-НЕ 8 ;.Bi4 B;vOfla н схемы НЕ 9 и 10. Устройство работает следующим образом . Дл устранени суммировани задерже при последовательном соединении устрой ства установлена схема И-НЕ 6 на ( W 4- 1) вход, выход через схему НЕ 1О соединен со входами синхронизации п, счетных триггеров, а также схема И-НЕ 7 на п. ВХОДОВ: которые соединены с еди} ичными выходами счетных триггеров а выход - со входом схемы НЕ 9. Up последовательном соединении, ГЛ. устройств выход схемы НЕ 9 предыдуще го устройства соединен с одним из входов схемы И-НЕ 6 на .+ 1) вход каждого последуюшего устройства, а остальные входы всех последуюших устройств соединены с шиной входных счетных импульсов. Все входы схемы И-НЕ 6 на ( W +1) вход первого (единичного ) устройства .соединены также с шиной входных счетных импульсов. Дл устранени сйоев в работе устройства при различных ллитеушност х подаваемых сигналов на зходы синхронизации счетных триггеров и по каналам установки этих триггеров в исходное состо ние,т .е. дл устранени лодачи сигнала на вхо ды синхронизации счетных триггеров, в момент подачи сигнала установки в исходное состо ние выход схемы И-НЕ 7 на п. входов соединен с одним из входой входной схемы И-НЕ 6 на (trtf- 1) вход. Дл получени выходного сигнала плительностью , равной любой длительности входного сигнала1 и, в частности, длительности , большей длительности суммы задер жек формировани выходного сигнала и сигнала установки счетных триггеров в ис ходное состо ние, установлен двухступенчатый триггер 2, вход синхронизации кото рого соединен с выходом схемы И 3 формировани выходного сигнала, а вход уста новки в нуль соединен с выходом входной схемы И-НЕ 6 на (т+ 1) вход. Единичный выход этого триггера соединен с од- ним из выходов схемы И-НЕ 8 на два входа. Дл ограничени длительности сигнала Установки счетных триггеров в исходное состо ние второй вход схемы И-НЕ 8 на два входа соединен с тем входом схемы И-НЕ 6 на (nif- 1) вход, на который поступают входные счетные импульсы. При высокой частоте поступлени импуль соЁ счета и длительности, равной дпитель ности суммы задержек каналов формировани выходного импульса и импульса установки счетных триггеров в исходное состо ние , установка последних в исходное состо ние производитс выходным импульсом . рмула изобретени Счетное устройство с переменным коэффициентом делени , содержащее а счетных триггеров, схему И и схемы И-НЕ, отличающеес тем, что, с целью повышени быстродействи при расширении диапазона длительностей и частот входных сигналов, в него введены схема И-НЕ на (« + 1) вход, схема И-НЕ на п входов; схема И-НЕ на два входа, две схемы НЕ и двухступенчатый триггер, причем входы схемы И-НЕ на П входов соединены с ериничными выходами счетных триггеров, а выход со входом первой схемы НЕ и с одним из входов схемы И-НЕ на (w + 1) вход, выход которсй через вторую схему НЕ соединен со входами синхронизадии счетных триггеров и непосредственно со входом установки в нуль двухступенчатого триггера, вход синхронизации которого соединен с выходом схемы И, а его единичный выход - с одним из входов схемы И-НЕ на два входа, другой вход которой соединен с другим входом схемы J1-HE на (ж) вход, а выход - со входами упом нутых схем И-НЕ.cx (.:. iy AND-iE 7 on n inputs, AND-NE 8; .Bi4 B; vOfla n HE 9 and 10. The device works as follows. To eliminate the summation of delays when the device is connected in series, NOT 6 on (W 4- 1) input, output through the NOT 1O circuit is connected to the synchronization inputs n, counting flip-flops, as well as the AND-NOT 7 circuit on p. INPUTS: which are connected to the single outputs of the counting flip-flops and the output - from the input of the circuit is NOT 9. Up through a serial connection, the HL of the devices, the output of the circuit NOT 9 of the previous device is connected to one of the inputs of the circuit IS-NOT 6 on. + 1) the input of each subsequent device, and the remaining inputs of all subsequent devices are connected to the bus of the input counting pulses. All inputs of the circuit AND-NOT 6 to the (W +1) input of the first (single) device are also connected to the input counting pulse bus. To eliminate the operation of the device in case of different lightness of the signals supplied to the synchronization routes of the counting triggers and through the channels for setting these triggers to the initial state, i.e. to eliminate signal looping at the synchronization inputs of the counting triggers, at the time of the initialization signal, the output of the NAND 7 circuit on the input pins is connected to one of the inputs of the NI 6 input circuit on the (trtf- 1) input. To obtain an output signal with a duration equal to any duration of the input signal 1 and, in particular, the duration, the greater duration of the sum of delays in generating the output signal and the signal for setting the counting triggers into the initial state, a two-stage trigger 2 is installed, the synchronization input of which is connected to the output of the circuit And 3 form the output signal, and the setup input to zero is connected to the output of the input circuit IS-NOT 6 to (t + 1) input. A single output of this trigger is connected to one of the outputs of the NAND 8 circuit at two inputs. To limit the duration of the signal, the settings of the counting triggers to the initial state, the second input of the AND-NOT 8 circuit to two inputs are connected to that input of the IS-NOT 6 circuit to the (nif-1) input to which the input counting pulses are received. With a high pulse arrival rate and a duration equal to the partial sum of the delays of the channels forming the output pulse and the pulse of setting the counting triggers to the initial state, the latter are reset to the initial state by the output pulse. Summary of the Invention A counting device with a variable division factor containing a counting flip-flop, an AND scheme and NAND, characterized in that, in order to improve performance when extending the range of durations and frequencies of input signals, the NAND scheme is entered on (" + 1) input circuit AND-NOT on n inputs; an AND-NOT circuit for two inputs, two NOT circuits and a two-stage trigger, with the inputs of the AND-NOT circuit on the U inputs connected to the original outputs of the counting trigger, and the output with the input of the first circuit NOT and with one of the inputs of the AND-NOT circuit on (w + 1) the input that is output through the second circuit is NOT connected to the synchronization inputs of the counting triggers and directly to the setup input to a two-stage trigger whose synchronization input is connected to the output of the AND circuit, and its single output to one of the AND-NOT circuit inputs two inputs whose other input is connected to each other th input circuit J1-HE to (x) input, and an output - to the inputs of said NAND gates.