Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении автоматичес ких систем управлени технологическими объектами. Известны устройства дл управлени I приводом, содержащие сумматор, св занный через преобразователь цифра-напр Еженне со входом привода, выходной вал которого соединен с преобразователем вал-цифра, выход которого подключен к одному из ВХОДОВ блока вычитани , выход блока задани скорости св зан с одним из ВХОДОВ сумматора. При -наличии случайных сбоев вычислительного устройства и преобразовател код-цифра снижаетс точность работы, так как при этом происходит ложное движение привода В случае, если врем наличи сбоев больше, чем посто нна времени привода. Цель изобретени - увеличить точность работы устройства при наличии случайных сбоев, Это достигаетс тем, что устройство содержит триггер и два дополнительных блока вычитани , выходьг которых св заны с соответствующими единичными входами триггера, блоки выработки ошибок по скорости и по по,пожению, дополнительный сумматор , логический элемент И, выход которого св зан со BTOpbfM входом сумматора, соединенные последовательно логический этемент ЗИ-ИЛИ и регистр, выход которого подключен к первому входу первого дополнительного блока вычитани и к одному из ВХОДОВ дополнительного сумматора, к другому ВХОДУ которого подключен ВЫХОД блока Выработки ошибки по скорости, ВЫХОД блока выработки ошибки по положению св зан с первым входом второго дополнительного блока вычитани , соответ ствуюшие ВХОДЫ первой группы входов логического элемента ЗИ-ИЛИ соединены с инверсным ВЫХОДОМ триггера, выходом дополнительного сумматора и шиной тахтовых импульсов, с которой также соединен один из ВХОДОВ второй группы ВХОДОВ логического элемента ЗИ-ИЛИ и сннхроннзируюшнй вход триггера, второй ьход второй груипы входов логи lecKoro элемента ЗИ-ИЛИ св зан с выходом триггера о ним из входов логического эпеклента И, третий вход - с выходом блока вычитани и вторыми входами логического элемента И и обоих дополнительных блоков вычитани . На чертеже представлена бло схема устройства. Она содержит блоки вычитани 1, 2 3 и сумматоры 4, 5. На вход 6 блока вычитани 1 (т.е. вход устройства) поступает код, тфопорцнональный расчётному .лу поворота привода . { аш-) преобразовател . - ., 1 Разностный код с выхода блока выЧйтани 1 поступает на логический элемент И 8. Сумматор 4 складывает код, пропорци .овальный расчетной скорости поворота - - поступающий с блока задани скорости 9 код с выЛода логического элементаiTi 8 Преобразователь цифра-напр жение 10 осуществл ет управление приводом 11, ко торый содержит, например, усилитель, двигатель и редуктор. В блок контрол 12 входит триггер 13, который устанавливаетс в состо ние 1 в момент прихода тактовых импульсов по шине 14 при наличии хот бы на одном из его входов 15 и 16 высокого потенциала, в противном случае триггер устанавливаетс в состо$ь« ние О и сохран ет это состо ние до прихода следующего тактового импульса. В состо нии I на пр мом выходе 17 триггера устанавливаетс высокий потенциал , а на инверсном выходе 18 - низкий потенциал, в состо нии О - наоборот. На входе 15 триггера по вл етс высокий потенциал, когда абсолютна величина кода, поступающего с регистра 19, больше абсолютной величины кода, поступак шего с блока вычитани 1. На входе 16 триггера по вл етс высокий потенпиал, когда абсолютна величина кода, поступающего по шине допуск из блока выработки ошибок по положению 20, больше абсолютной величины кода блока вычит ни 1. Код, поступающий по шине уход с блока 21 выработки ошибки по скорости, в сумматоре 5 складываетс по абсолютной величине с кодом с регистра 19, про ходит через логический элемент ЗИ-ИЛИ 22 в момент прихода тактовых импульсов по шпне тактовых импульсов 14 при нали чии высокого потенциала на выходе 18 триггера, при наличии высокого потенциала на выходе 17 триггера логический эл&мент ЗИ-ИЛИ пропускает код блока вычитани 1. Работа устройства заключаетс в следующем . На выходе блока вычитани 1 образуетс код разности: лЧ f, Если блок контрол сигнализирует о правильной работе устройства, при этом трнгГер находитс в состо нии , то на выходе сумматора 4 формируетс код упра& леии приводом pacч. - лУ . . В случае, когда блок контрол 12 вы вл ет сбой, управле ие приводом ведетс только по скорости, логический элемент И при этом закрыт. Блок контрол формирует сигнал верно по приходу тактового импульса в том х:шучае, .еслв /Af/- 7Ai.on;//. где u8oR величина допустимой ошибки рассогласовани , или же :// 1/ М 1-1/и где t i, ( - моменты времени последовательно приход щих тактовых импульсов. Такой алгоритм контрол справедлнв дл пр1ь водов, работающих без перерегулировани и после окончани переходного процесса от включени приводов в работу и до начала переходного процесса выключени их. Во врем сбоев устройства, происход щих иэ-за поступлени неверных значений . ЯИ счет неидеального выдерживани приводом скорости fp и при наличии Y происходит медленное нарастание ощибки Д PipecKm поэлому начина с момента | вы влени сбо выражениепре- образуетс в ,, где )iecTb & Уцаа-хт за врем , равное одному такту. Реализуетс эта зависимость с помощью сумматора 5, логического элемента ЗИ-ИЛИ, срабатывающего по приходу тактовых импульсов , и регистра 19, хран щего код . Таким образом, к моменту К окончани сбо должно выполн тьс неравенство Д«ода1А где ачх рассчитано на момент , в ре-}.The invention relates to automation and computing and can be used in the construction of automatic control systems of technological objects. Devices for controlling the I drive are known, comprising an adder connected via a digit-eg converter. Everyday to the drive input, the output shaft of which is connected to the converter shaft-digit, the output of which is connected to one of the INPUTS of the subtracting unit, the output of the speed setting unit is connected to one from the inputs of the adder. If there are accidental failures of the computing device and the code-to-digital converter, the accuracy of operation decreases, as this results in a false movement of the drive in the event that the time of the presence of failures is longer than the time constant of the drive. The purpose of the invention is to increase the accuracy of the device in the presence of random failures. This is achieved by the fact that the device contains a trigger and two additional subtraction blocks, the output of which is associated with the corresponding single trigger inputs, error generation blocks for speed and, for example, additional charging, logical element AND, the output of which is connected to the BTOpbfM input of the adder, connected in series to the logic element ZI-OR and a register whose output is connected to the first input of the first additional subtraction unit and to one of the INPUTS of the additional adder, to the other INPUT of which is connected the OUTPUT of the Error error generation unit, the OUTPUT of the position error generation unit is connected to the first input of the second additional subtraction unit, the corresponding INPUTS of the first group of inputs of the ZI-OR logic element are connected to inverse TRIGGER OUTPUT, output of additional adder and bus of ottohm pulses, to which one of the INPUTS of the second group of INPUTS of the logical element ZI-OR and the synchronous input of the trigger is also connected, oh hod gruipy second inputs logs lecKoro ZI-OR element is coupled to the output of the flip-flop inputs them from epeklenta logical AND, the third input - with the output of the subtraction unit and the second inputs of the AND gate and two additional subtractor blocks. The drawing shows a block diagram of the device. It contains subtraction blocks 1, 2 3 and adders 4, 5. Input 6 of subtraction unit 1 (i.e., device input) receives a code that is local to the calculated rotation of the drive. {ash-) converter. -., 1 The difference code from the output of block 1 is fed to the logic element AND 8. Adder 4 adds the code, the proportion of the gross design rotational speed - - the code coming from the speed setting block 9 from the output of the logic element iTi 8 Digital-voltage converter 10 The drive control 11, which contains, for example, an amplifier, a motor, and a gearbox. The control unit 12 includes a trigger 13, which is set to state 1 at the time of the arrival of clock pulses on bus 14 if there is at least one of its inputs 15 and 16 of high potential, otherwise the trigger is set to saves this state until the next clock pulse arrives. In state I, a high potential is set at the direct output 17 of the trigger, and a low potential at the inverse output 18, and vice versa in the state O. A high potential appears at the input 15 of the trigger when the absolute value of the code arriving from register 19 is greater than the absolute value of the code arriving from subtractor 1. At the input 16 of the trigger a high potential appears when the absolute value of the code arriving on the bus The admission from the error generation block at position 20, greater than the absolute value of the block code, subtracts neither 1. The code coming through the bus leaving the speed error generating block 21, in the adder 5 is added in absolute value with the code from register 19, passing through the logical The ZI-OR 22 element at the time of arrival of clock pulses on the clock pulse spindle 14 in the presence of a high potential at the output 18 of the trigger, in the presence of a high potential at the output 17 of the trigger, the logic element of the ZI-OR passes the code of the subtraction unit 1. Operation in the following. At the output of subtraction unit 1, a difference code is generated: LCH f. If the control unit signals the correct operation of the device, while the transgr is in the state, then at the output of adder 4, the control code is generated & Lei driven by - lu. . In the case when the control unit 12 detects a failure, the drive is controlled only by speed, the AND gate is closed. The control unit generates a signal correctly on the arrival of the clock pulse in that x: joking, .ext. / Af / - 7Ai.on; //. where u8oR is the value of the permissible mismatch error, or: // 1 / M 1-1 / and where ti, (are the times of successive incoming clock pulses. Such an algorithm of control is valid for direct waters working without overshoot and after the end of the transition process from switching the drives into operation and prior to the beginning of the transient process of shutting them down. During device failures occurring due to incorrect values, the NDI account for imperfectly maintained by the drive speed fp and in the presence of Y there is a slow increase in the error D PipecKm Shortly, from the moment the expression is detected, the expression is transformed into, where) iecTb & Utsa-ht for time equal to one cycle. This dependence is realized with the help of adder 5, the ZI-OR logic element, triggered by the arrival of clock pulses, and register 19, which stores the code. Thus, by the time K of the end of the fault the inequality is satisfied, where the frequency is calculated at the moment in time.