SU479215A1 - Синтезатор частот - Google Patents

Description

(54) СИНТЕЗАТОР ЧАСТОТ

вертой схем совпадени  соединены с выходом второго формировател  импульсов.

На чертеже дана функциональна  схема предлагаемого синтезатора частот.

Предлагаемый синтезатор частот содержит управл емый генератор 1, опорный генератор 2, второй формирователь импульсов 3, ..первый формирователь импульсов 4, счетчики импульсов 5, 6 и 7, переключатели 8, 9 и 10 .коэффициента делени  частоты, схему совпадени  11, схему «ИЛИ 12, делитель частоты с переменным коэффициентом делени  13, делитель частоты с посто нным коэффициентом делени  14, второй ключ 15, первый ключ 16, фазовый детектор 17, устройство пам ти 18, фильтр нижних частот 19, первый управл ющий триггер 20, второй управл ющий триггер 21, первый элемент задержки 22, второй элемент задержки 23, щестую схему совпадени  24, .п тую схему совпадени  25, третью схему совпадени  26, четвертую схему совпадени  27, первую схему совпадени  28, вторую схему совпадени  29, первый расщиритель импульсов 30, второй расщиритель импульсов 31, триггер пам ти частотной ощибки 32, схемы совпадени  33 и 34, триггер 35, различитель знака частотной ошибки 36, цепь опорного сигнала 37, цепь синхронизируемого сигнала 38, цепь сброса 39, клемму ввода импульсов предварительной установки 40.

Сигналы управл емого и опорного генераторов 1 и 2 соответственно через второй и первый формирователи импульсов 3 и 4 подаютс  на входы делителей частоты с переменным и посто нным коэффициентами делени  13 и 14. Управл емый делитель частоты 13 содержит счетчики импульсов 5, 6, 7, выходы которых через переключатели 8, 9 и 10 коэффициента делени  частоты подключены к входам схемы совпадени  11, выход которой  вл етс  выходом этого делител  частоты. Выход схемы совпадени  И через схему «ИЛИ 12 св зан с цепью 39 сброса. Схема «ИЛИ 12 имеет еще два входа,  вл ющиес  управл ющими входами делител  частоты с переменным коэффициентом делени  13. Выходы делителей частоты с переменным и посто н ным коэффициентами делени  13 и 14 соответственно подключены к первому и второму входам различител  знака частотной оЩибки 36 и через второй и первый ключи 15 и 16 - к входам фазового .детектора 17. Выход фазового детектора 17 через устройство пам ти 18 и фильтр нижних частот 19 подключен к управл ющему входу генератора 1. Различитель знака частотной ошибки 36 состоит из триггера 35, запускаемого по установочным входам сигналами делителей частоты с переменным и посто нным коэффициентами делени  13 и 14, и двух схем совпадени  33 и 34, одни из входов которых св заны с установочными входами триггера 35, а вторые - перекрестно с выходами упом нутого триггера 35. Выходы схем совпадени  33 и 34  вл ютс  первым и вторым выходами различител  знака частотной ощибки 36 и подключены к установочным входам триггера пам ти частотной ощибки 32 и к первым входам первой и второй схем совпадени  28 и 29. Первый и второй выходы триггера пам ти частотной ощибки 32 подключены к первым входам соответственно третьей и четвертой схем совпадени  26 и 27, вторые входы которых подключены к выходу делител  частоты с посто н-ным коэффициентом делени  14, а третьи - к выходу второго формировател  импульсов 3. Выход третьей схемы совпадени  26 через последовательно соединенные первый элемент задержки 22 и первый управл ющий триггер 20 соединен с управл ющим входом второго ключа 15, при этом первый выход первого управл ющего триггера 20 непосредствеино и через первый расширитель импульсов 30 соединен -с вторым и третьим входами второй

схемы совпадени  29. Выход четвертой схемы совпадени  27 через последовательно соедииенные второй элемент задержки 23 и второй управл ющий триггер 21 соединен с управл ющим входом первого ключа 16, при этом

первый ВЫХОД второго управл ющего триггера 21 непосредственно и через второй расширитель импульсов 31 соединен с вторым и. третьим входами первой схемы совпадени  28. Входы п той схемы совпадени  25 соедийены с выходом третьей схемы совпадени  26 и вторым выходом первого управл ющего триггера 20. Входы щестой схемы совпадени  24 св заны с выходом четвертой схемы совпадени  27 и вторым выходом второго управл ющего триггера 21. Выходы п той и щестой схем совпадени  24 и 25 подключены к управл ющим входам делител  частоты с переменным коэффициентом делени  13. Второй выход первого управл ющего триггера 20 подключей к второму входу устройства пам ти 18. Первый и второй выходы различител  знака частотной ощибки 36 соединены соответственно с первыми входами первой и второй схем совпадени  28 и 29, а их выходы соединены с вторыми входами соответственно первого и второго управл ющих триггеров 20 и 21.

Сиитезатор частот работает следующим образом .

Пусть, например, управл ющие триггеры 20 и 21 устанавливаютс  в положение «1 (как показано на чертеже), а частота управл емого генератора 1, поделенна  делителем частоты с переменным коэффициентом делени  13,

больще частоты опорного генератора 2, поделенной делителем частоты с посто нным коэффициентом делени  14. При этом начальна  расстройка больше полосы захвата, но меньше полосы удержани . В этом случае на выходе схемы совпадени  33 различител  знака частотной ошибки 36 по вл ютс  импульсы, которые через первую схему совпадени  28 опрокидывают первый управл ющий триггер 20 в положение «О, перекрываетс  второй

ключ 15; выборки из пилообразного напр жеии  фазового детектора 17 прекращаютс , напр жение на выходе устройства нам ти 18 падает до нул , следовательно, частота управл емого генератора 1 быстро уменьшаетс . Одновременно с размыканием второго ключа 15 импульсы с выхода схемы совпадени  33 устанавливают триггер пам ти частотной ошибки 32 в положение, при котором разрешаюш ,ий потенциал прикладываетс  к первому входу четвертой схемы совпадени  27. Поэтому при совпадении импульсов в цеп х 37 и 38 на выходе четвертой схемы совпадени  27 ПОЯВЛЯЮТСЯ импульсы, которые через второй элемент задержки 23 подаютс  на вход второго управл ющего триггера 21 и подтверждают его первоначальное положение. Следовательно , первый ключ 16 включен, и производитс  запуск генератора пилообразного напр жени  фазового детектора 17. Втора  схема совпадени  29 в это врем  закрыта низКИМ потенциалом с первого выхода первого управл ющего триггера 20. Когда частота сигнала на выходе делител  частоты с переменным коэффициентом делени  13 станет меньше частоты сигнала на выходе делител  частоты с посто нным коэффициентом делени  14, по в тс  импульсы на выходе схемы совпадени  34 различител  знака частотной ошибки 36. При этом триггер пам ти частотной ошибки 32 установитс  в положение, при котором разрешающий потенциал прикладываетс  к входу третьей схемы совпадени  26. При совпадении импульсов в цеп х 37 и 38, выходной импульс третьей схемы совпадени  26 через первый элемент задержки 22 устанавливает первый управл ющий триггер 20 в исходное положение, и восстанавливаетс  поток импульсов выборок через второй ключ 15. Кроме того, вследствие действи  первого элемента задержки 22 импульс с выхода третьей схемы совпадени  26 проходит через п тую схему совпадени  25 на управл ющий вход делител  частоты с переменным коэффициентом делени  13 и через схему «ИЛИ 12 в цепь 39 сброса, вызыва  установление в исходное состо ние счетчиков импульсов 5, 6 и 7, после чего продолжаетс  обычный режим работы этого делител  частоты. Так как выходной импульс делител  частоты с посто нным Коэффициентом делени  14 совпал с началом счета в делителе чаСтоты с переменным коэффициентом делени  13 и частота следовани  импульсов на выходе последнего меньше требуемой, то выборки нроизвод тс  из начального этапа формировани  пилообразного напр жени  фазового детектора 17, а дл  компенсации большой начальной расстройки необходимо низкое напр жение с выхода фазового детектора 17, что и достигаетс . Таким образом, в синтезаторе автоматически создаютс  благопри тные дл  захвата начальные услови . Дл  поддержани  этих начальных условий в момент времени установлени  первого управл ющего триггера 20 в исходное состо ние запускаетс  первый расширитель импульсов 30, который своим импульсом удерживает в закрытом состо нии вторую схему совпадени  29, исключа  возможность опрокидывани  второго управл ющего триггера 21 и отключени  цепи подачи импульсов делител  частоты с посто нным коэффициентом делени  14 на вход фазового детектора 17. ЕСли частота следовани  импульсов с выхода делител  чаСтоты с переменным коэффициентом делени  13 меньше частоты следовани  импульсов с выхода делител  частоты с посто нным коэффициентом делени  14, то синтезатор работает аналогично предыдуще му случаю, но прерывание потока импульсов на входе фазового детектора производитс  первым ключом 16. Синтезатор частот работает полностью автоматически при любых начальных полол ени х триггеров, вход щих в его состав, но дл  уменьшени  времени переходного процесса при некоторых возможных ситуаци х рекомендуетс  первый и второй управл юшие триггеры 20 и 21 предварительно устанавливать в положение «1. Дл  этого одновременно с изменением положений переключателей коэффициента делени  частоты 8, 9, 10 в цепь, св занную с клеммой 40, вводитс  импульс предварительной установки. Предмет изобретени  Синтезатор частот, содержащий последовательно включенные опорный генератор, первый формирователь импульсов, делитель частоты с посто нным коэффициентом делени , первый ключ, фазовый детектор, устройство пам ти, фильтр нижних частот, управл емый генератор, второй формирователь импульсов и делитель частоты с переменным коэффициентом делени , выход которого соединен через второй ключ с вторым входом фазового детектора , а также с первым входом различител  знака частотной ошибки, первый и второй выходы которого соединены с первыми входами соответственно первой и второй схем совпадени  и одновременно с установочными входами триггера пам ти частотной ошибки, первый и второй выходы которого подключены к первым входам соответственно третьей и четвертой схем совпадени , вторые входы которых подсоединены к второму входу различител  знака частотной ошибки и одновременно к выходу делител  частоты с посто нным коэффициентом делени  ,а выход третьей схемы совпадени  через последовательно соединенные первый элемент задержки и первый управл ющий триггер соединен с управл ющим входом второго ключа, при этом первый выход первого управл ющего триггер непосредственно и через первый расширитель импульсов соединен соответственно с вторым и третьим входами второй схемы совпадени , а выход четвертой схемы совпадени  через последовательно соединенные второй элемент