SU433486A1 - Многоканальный инфранижочастотный цифровш коррелятор - Google Patents

Description

1

Изобретение относитс  к области вычислтельной техники, а именно, к вычислител м статистических параметров случайных процессов .

Известные многоканальные цифровые кор- рел торы параллельно-последова1ельного действи , содержащие двухканальный преобразователь аналог-код, узел смещени , многокаскадный сдвиговый регистр.счетчйки делитель частоты, три схемы совпадени  и два триггера, соединенные единичными выходами с первыми входами первой и третьей схем еовпаде №и , кулевой выход втЬрого Tj rrtpflt хроме того, еовдинен е п§р8ММ вхевем €хемы €в§ ш/|@ин , i er§ (1ан11  {шй ехзд § йнф@|1М1ци§н11ым

выходом делител  частоты, выход второй схемы совпадени  подсоединен к информационному входу делител  частоты, позвол ют производить коррел ционный анализ относительно высокочастотных процессов. Однако такие устройства используют сравнительно большое количество оборудовани . В то же врем  дл  анализа внфранизкочастотных процессов можно значнтель

но сократить объем оборудовани , необходнмый дл  построени  коррел тора, что и  вл етс  целью изобретени .

Пос1ашеШ1а  цель достигаетс  тем, что выход синхронизации тфеобразовател  соедннен со вторым входом первой схемы совпадени , выход которой подключен к вторым входам вторий и третьей схем совпадени , выход второй схемы совпадени  соединен с входами опросов старших разр дов всех каскадов регистра сдвига, выход третьей схемы совпадени  подкгаочен к входам, удвоени  делител  частоты, к нулевому входу тороге трмггерй к к еинхроннаирующим ixoдам в@ех хвекаввв р§гивтр§в вввкгй, ккформв1ше№ые выщры sm ем§ще 1 Я там е

ченй к бхёдвм ПврЬвЖ каскада рвривтра

сдвига и установки коэффициента делени  делител  соответственно, а управл ющий выход соединен с единичным входом первого триггера, нулевым входом св занного с управл ющим выходом делител  частоты и с входом опроса .знаковых разр дов поканальных счетчиков, счетные выходы младших разр дов которых св заны с информационными выходами знаковых разр дов тех же счетчиков и информационными выходами старших разр дов соотвотствуюнщх каскаНа чертеже приведена блок-схема предлагаемого устройства.

Она содержит двухканальный преобразователь 1 типа аналог -код, узел смещени  2, многокаскадный регистр сдвига 3, делитель 4 частоты, триггер 5, логические схемы совпадени  6 и 7, триггер 8, схему совпадени  9 и покана гьные с етчики 1О.

Преобразователь 1 имеет два информационных входа 11 и 12, два информахшонных выхода, подключенных к входам узла смешени  2, и шину генерации синхроимпульсов , св занную с импульсным входом схемы И 6.

Информационные выходы узла смешени  2 порознь подклк/чены соответственно к входным шинам младшего каскада Ц -каскадного регистра сдвига 3 и к входным шинам установки коэффициента делени  делител  частоты 4, Управл юший выход узла 2 св зан с единичным входом триггера 5, единичным потенциальным выходом соединенного с управл юшим входом схемы И 6, выход которой св зан с импульсными входами схем И 7 и 9, управл ющими входами подключенных к нулевому и единичному потенциальным выходам соответственно триггера 8.

Каждый каскад сдвиговогО ре1истра 3 состоит из Тп разр дов, причем выход старшего разр да предыдущего каскада св зан со входом младшего разр да последующего каскада; tn-ый разр д каждого каскада снабжен выходной схемой И (на че1)тоже она не показана), упраБл ю1Ш1М входом св занную с единичным потенциат ным выходом W -го разр да, а им- пул1 зные входы схем И всех каскадов подключены к информационно|.1у входу де;штел  частоты 4 и к выходу схемы И 7. Сдвигова  шина регистра сдвига 3 подключена к выходу схемы И 9, нулевому входу триггера 8 и к входу удвоени  коэ фщиеита деле1ш  делител  частоты 4, а в(11ход по .следнего соединен с единичным входом триггера 8.

Каждый поканальный (2т )-разр дный счетчик снабжен трш-гером знака, нулевым потенциальным выходом подклоченным к управл ющему входу cxeMiji И (на чертеже она не показана), выходом св занную параллельно с выходов вентил  соответствующего каскада сдвигового регистра 3, с выходом младшего разр да того же счетчика 10- Опросные входы знаковых схем И всех счетчиков объединены

нулевым входом триггера 5 и с управл ющим выходом признака завершени  Ш - кратного удвоени  коэффициента делени  делител  частоты 4.

Преобразователь 1 производит преобразование ординат знакопеременных сигналов

00,

X(t)H (t) в моменты времени t в соответствующ {е дискретные отсчеты X()H

-5CUT:)

Узел 2 осуществл ет смещение дискрет Xllut) y(iu.T) на Бе;шчину N,, с пвследуюншм делением смешенных дискрет xCt.ut)H- Nj,и у(1дг)+М(,„ на два.

. Результаты делени  Г ( KNcH-j „

rv/LuT1+-N т

1 1 . перезаписываютс  соответственно в младший каскаде сдвигового регисгра 3 и в делитель частоты 4. 2т ста14ших и знаковый разр ды счетчика К -го канала отведены под целую и знаковую части коррел ционного момента о СКд1)

5Ху

а t младших разр дов - под дробную часть указанного числа.

Цепи начальных установок с целью упрощени  на чертеже не отражены.

0В исходном положении триггеры 5 и 8

наход тс  в положении нул , схемы И 6 и 9 закрыты, а схема И 7 открыта. В каждом из счетчиков зафиксирован инверсный

оJ

КОД числа N{N-N Т, авих 5-СМ см -i I

знаковых разр дах - код единицы. Знаковые схемы И счетчиков Ю по управл юшим входам закрыты.

Анализ осуществл етс  в течение N 0 циклов. Каждый цикл включает tn +2 этапа.

На первом этапе каждого цикла производитс  преобразова1гае ординат исследуемых сигналов в дискретные отсчеты.

Второй этап включает процедуру смешени  дискретных отсчетов на величину N

см

с последующим делением Смещенных дискрет на два и размещением результатов делени  соответственно в младшем каска0 де сдвигового регистра 3 и в делителе частоты 4.

Последующие П этапов отвод тс  на операцию умножени , котора  распадаетс 

5 на Ш частичных умножений. Процесс умножени  совмещаетс  с процедурой сдвига информации в сдвиговом регистре 3. Поэтому после завершени  умножени  информаци  оказываетс  перезаписанной из каж0 дого предыдущего каскада в последующий. 5433 MjjaflmHft же каскад освобождаетс  джг . приема очередной дискреть. Процедура улшожени  начииает с  по isctманде , выраба ьтабмой на управл ющем выходе узла смещейи  2 лос е завершени  перезаписи информации в младший каскад сдвигового регистра Зин делитель частоты 4. При этом схема И 6 открываетс  по управл ющему входу, в результате чего синхроимпульсы через схемы И 6 и 7 поступают на вход делител  частоты 4 в количестве , равном величине установленного коэффициента делени . Одновременно с этим осуществл етс  и соответствующее указанному количеству число огфосов старщих разр дов всех каскадов сдвигового регистра 3. На информационных выходах последних формируютс  пакеты импульсов, с чисЖ )м импульсов последовательности, равным коэффициенту делени , только в тех каскадах, старщие разр ды которых находили единичном положении. Указанное число икьпульсов поступает на счетный вход соответствующих счетчиков 1О, Частичное перемножение завершаетс  с по влением выходного импульса делител  частоты 4, который перебрасывает триггер 8 в положение единицы. В результате схема И 7 закрываетс , а И 9 открываетс . Поэтому очередной импульс последовательности, пройд  через схему И 9, осуществл ет сдвиг кодов в регистре сдвига 3 ни один разр д вправо, удваивает коэффициент делени  в делителе частоты 4 и перебрасывает триггер 8 в положение нул  Схема И 7 открываетс , а И 9 закрываетс . На этом завершаетс  первое частичное умножение и подготовка к очередному этапу . В последующем этапе опрос старших разр дов всех каскадов сдвигового регистра 3 осуществл етс  в удвоенном количест ве, а с завершением процедуры опросов производитс  очередной сдвиг дискретных отсчетов на один разр д, Процесс умножени  прекращаетс  росле Ш -кратного удвоени  коэффициента делени . При этом делитель частоты 4 сбрасывает на ну.ль соэффициент делени  и формирует на управл ющем выходе сигнал, перебрасывающий триггер 5 в положение нул . В результате дальнейшее продвижени синхроимпульсов в делитель частоты 4 и опрос старщих разр дов всех каскадов сдв гового регистра 3 полностью прекращаетс  Дискретные отсчеты в сдвиговом регистре 3 располагаютс  в соседних каскадах, а ;Младщий каскад полностью освобожден. Устройство подготовлено к очередному циклу анализа, который осуществл етс  в описанж й последовательности. В процессе завершени  каждого цикла тфоводитс  опрос знаковых разр дов всех счетчиков при помоши управл ющего сигнала делител  частоты 4. При этом в отдельно вз том счетчике возможна лишь однократна  передача сигнала в младший его разр д. Это происходит в момент превыщени  текущего результата статистического накрпле- ки  парных хроизведений дискретных отсчётов , сдвинутых на заданный аргумент, над числом, заложенным в счетчике гфи его начальной установке. С набором статистической выборки N в старщих и I младших разр дах C4et чика К -го канала фиксируютс  коды соответственно целой и дробной частей искомой оценки К -ой ординаты коррел ционной функции о ( дТ , а в знако 3 вом разр де - знак получаемой оценки. Предмет обретени  Многоканальный ин4ранизкочастотный цифровой коррел тор, содержащий двухканальный преобразователь аналог-код, узел смещени , многокаскадный сдвиговой регисгр , счетчики, делитель частоты, три схемы совпадени  и два триггера, соединен- ные единичными выходами с первыми входами первой и третьей схем совпадени , нулевой выход второго триггера, кроме того, соединен с первым входом второй схемы совпадени , а его единичный вход - с информационным выходом делител  частоты, I выход второй схемы совпадени  подсоединен к информационному входу делител  частоты , отл и чающийс  тем, что, с целью сокращени  количества оборудовани , выход синхронизации преобразовател  соединен со вторым входом первой схемы совпадени , выход которой подключен к вторым входам второй и третьей схем совпадени , выход второй схемы совпадени  соединен с входами опросов, старших разр дов всех каскадов регистра сдвига, выход третьей схемы совпадени  подключен к входам удвоени  делите,гп1 частоты, к нулевому входу второго триггера и к сннхрониз1грующим входам всех каскадов регистров сдвига, информационные выходы узла смещени  подключены ко входам первого каскада регистра сдвига и установки коэффициента делени  делител  соответственно, а управл ющий ьыход соединен с единичным входом Первого триггера, нулевым входом св зан-

.7

ного с управл ющим выходом де/штел  частоты и с входом опроса знаковых разр дов поканальных счетчиков, .счетные входы м/шдш х разр дов которых сй эаны с ин8

формацнонными выходами знаковых разр дов тех же счетчиков и информационными выходами старш1гх разр дов соответствующих каскадов сдвигового регистра.