SU428380A1

SU428380A1 - DEVICE FOR MULTIPLICATION NUMBERS

Info

Publication number: SU428380A1
Application number: SU1676153A
Authority: SU
Original assignee: В. А. Харьков , Л. А. Шумакова
Priority date: 1971-07-05
Filing date: 1971-07-05
Publication date: 1974-05-15

Description

1one

Предложенное устройство относитс к области автоматики и вычислительной техники и может быть иапользовано при реализации технических средств дискретной автоматики и вычислительной тех ики.The proposed device relates to the field of automation and computing technology and can be used in the implementation of the hardware of discrete automation and computing technology.

Известны устройства дл умножени чисел, содержащие два дешифратора чисел, входы которых св заны с входными шинами, а выходы - со входами матричного дешифратора , выполненного на схемах «И, выходы которого подключены ко входам схем «ИЛИ дл отрицательных и положительных чисел, и формирователь знака, св занный с шинами знаковых разр дов сомножителей.Devices for multiplying numbers are known, containing two number decoders, the inputs of which are connected to the input buses, and the outputs are connected to the inputs of the matrix decoder performed on the AND circuits, the outputs of which are connected to the OR inputs for negative and positive numbers, and the sign shaper associated with the tires of the sign bits of the factors.

Недостатком известных устройств вл етс большое количество элементов «И м атричного дешифратора и, как следствие этого, сложные схемы разр дных сборок, формирующие окончательный результат, так как один элемент матричного дешифратора, вл ющийс схемой совпадени , реализует только одну комбинацию результата с округлением дл трех разр дов перемножаемых сомножителей .A disadvantage of the known devices is a large number of elements AND an Atric decoder and, as a result, complex discharge bit patterns that form the final result, since one element of the matrix decoder, which is a coincidence circuit, implements only one combination of the result with rounding bits of multiplied multipliers.

Предложенное устройство отличаетс тем, что в него введены коммутатор кодов и два дешифратора rpyimi чисел, входы которых св заны с выходами дешифраторов чисел, а выходы - со входами матричного дешифратора . Матричный дешифратор содерл ит дополнителыные схемы «И, св занные входами с выходами дешифраторов чисел и дешифраторов груип чисел, а их выходы соединены со входами схем «ИЛИ дл отрицательных чисел . Выходы схем «ИЛИ дл положительных и отрицательных чисел св заны с соответствующими входами формировател знака и через коммутатор кодов, другими входами св занный с выходами формировател знака , - с выходными шинами устройства.The proposed device is distinguished by the fact that a code switch and two rpyimi decoder numbers are entered into it, the inputs of which are connected to the outputs of the number decoders, and the outputs to the inputs of the matrix decoder. The matrix decoder contains additional AND schemes, which are connected by inputs to the outputs of the code decoders and the codes of the group of numbers, and their outputs are connected to the inputs of OR for negative numbers. The outputs of the OR circuits for positive and negative numbers are connected to the corresponding inputs of the sign maker and through the code switch, the other inputs connected to the outputs of the sign maker, to the output buses of the device.

Это позвол ет упростить устройство за счет уменьшени количества схем «И в матричном дешифраторе и упрощени схем «ИЛИ дл разр дов чисел.This allows the device to be simplified by reducing the number of AND schemes in the matrix decoder and simplifying OR schemes for number bits.

На фиг. 1 приведена блок-схема предложенного устройства; на фиг. 2 - диаграммы состо ний входов матричного дешифратора дл трех разр дов с округлением дл положительных и отрицательных чисел; наFIG. 1 shows a block diagram of the proposed device; in fig. 2 — diagrams of input states of a matrix decoder for three bits with rounding for positive and negative numbers; on

фиг. 3 - пример выполнени принципиальной схемы дешифратора чисел и дешифратора групп чисел; на фиг. 4 - пример выполнени функциональной схемы .матричного дешифратора; на фиг. 5 - пример вылолнени аринципиальной схемы, разр дных схем «ИЛИ и формировател знака.FIG. 3 shows an example of the implementation of the conceptual scheme of the code decoder and the code decoder for numbers; in fig. 4 shows an example of the implementation of a functional circuit of a matrix decoder; in fig. 5 shows an example of filling out an arincipial circuit, a bit OR circuit, and a sign maker.

Предложенное устройство содержит дешифраторы чисел li и Ь дл каждого сомножител , матричный дешифратор 2, выполненный на схемах «И, разр дные сборки 3 иThe proposed device contains decoders of the numbers li and b for each factor, the matrix decoder 2, made on the schemes “AND, bit assemblies 3 and

формирователь знака 4, причем дешифраторы чисел Ii и 2, на входы которого поступают цифровые разр ды сом ожителей, по выходам св заны со входами матричного дешифратора 2, выходы которого подключены на входы разр дных сборок 3, а формирователь знака 4 св зан по входам со знаковыми разр дами сомножителей. Кроме того, устройство содержит дешифраторы груюл чисел 5i и 52 дл каждого сомножител , которые по входам св заны с дешифраторами чисел h и Ь соответственно, а ло выходам - с матричным дешифратором 2.a signformer 4, the decoders of the numbers Ii and 2, to the inputs of which digital digits of the drivers are supplied, are connected to the inputs of the matrix decoder 2, the outputs of which are connected to the inputs of the discharge assemblies 3, and the signformer 4 is connected to the inputs significant digits of the factors. In addition, the device contains decoders of the numbers 5i and 52 for each factor, which are connected to the decoders of the numbers h and b, respectively, on inputs, and on outputs, to the matrix decoder 2.

Дл представлени результата в даполнительном коде в матричный дешифратор 2 введены дополнительные схемы «И 6, св занные по входам с дешифраторами чисел li и Ь и дешифраторами групп чисел 5i и 62, а разр дные сборки 3 содержат схемы «ИЛИ 7 дл отрицательных чисел и коммутатор кодов 8, причем схемы «ИЛИ 7 св заны по входам с выходами матричного дешифратора 2, а по выходам - со входами коммутатора кодов 8, куда подключены также выходы схемы «ИЛИ 9 дл положительных чисел и выходы полусумматора 10 формировател знака 4. Кроме того, формирователь знака содержит схемы запрета 11, на вход которых подключены выходы полусумматора 10 и выходы схем «ИЛИ 7 и 9. Матричный дешифратор 2 содержит cxeiMbi «И 12-42.To display the result in the additional code, additional AND 6 schemes are introduced into the matrix decoder 2, connected by inputs to the li and b number decoders and the decoders of the 5i and 62 groups, and bit assemblies 3 contain OR 7 for negative numbers and the switch codes 8, and the “OR 7” circuits are connected by inputs to the outputs of the matrix decoder 2, and the outputs to the inputs of the code switch 8, to which are also connected the outputs of the “OR 9 for positive numbers and the outputs of the half adder 10 of the sign formaker 4. In addition, shaper know comprises a prohibition circuit 11 are connected to the input of half-adder 10 and the outputs of circuits outputs "OR 7 and 9. The matrix 2 comprises a decoder cxeiMbi« AND 12-42.

Уменьшение количества элементов предложенного устройства за счет уменьшени количества схем «И матричного дешифратора 2 и количество входов разр дных сборок 3 по сн ютс на фиг. 2, где даны примеры диаграмм образовани единичных выходов дл трех разр дов как в пр мом, так и дополнительных кодах. На диаграммах показаны объединенные состо ни (очерченные тонкой линией), часть которых вл етс обшими как дл различных разр дов, так и дл пр мого и дополнительно кодов. Объединенные состо ни реализуют1с одной схемой «И в матричном дешифраторе 2 в отличии от известных устройств, где каждый единичный выход реализуетс своей схемой «И. Такое объединение достигаетс за счет дешифратора лрупл чисел, при этом дешифратор груип чисел не вносит задержек и получаетс достаточно экономичным.The reduction in the number of elements of the proposed device by reducing the number of circuits "AND the matrix decoder 2 and the number of inputs of the discharge assemblies 3" is explained in FIG. 2, where examples of single output diagrams are given for three bits in both forward and supplemental codes. The diagrams show the combined states (delineated by a thin line), some of which are common both to different bits and to direct and additional codes. The combined states are implemented with a single " And in the matrix decoder 2, in contrast to the known devices, where each single output is realized with its " I. Such a combination is achieved at the expense of the number multiplier decoder, while the decoder group of numbers does not introduce delays and is quite economical.

Предложенное устройство представл ет собой двухступенчатый дешифратор, на первой ступени которого дешифраторами чисел h и Ь и дешифраторами групп чисел 5i и бг дешифрируютс комбинации значений цифровых разр дов сомножителей, и на второй ступени матричным дешифратором 2 дешифрируютс те комбинации сомножителей, которые соответствуют наличию единичного сигнала в одном или нескольких разр дах произведени , причем рассматриваютс положительные и отрицательные числа произведени в дополнительном коде с округлением The proposed device is a two-stage decoder, the first stage of which decodes the numbers h and b and the decoders of the 5i and bg groups of numbers decrypted combinations of the digits of the factors, and in the second stage, they combine single-factor multipliers that match the presence of single-digit multipliers that match the multipliers of the multipliers that correspond to the presence of the digit digits of the factors that correspond to the combination of digital multipliers of the multipliers that match the multipliers of the multipliers that match the presence of digital digits of factors that match one or more digits of the product, with positive and negative numbers of the product being considered in an additional code with rounding

до трех цифровых разр дов. В предложенном устройстве за счет введени дешифратора групп дешифрируетс большое число ком|бинации значений цифровых разр дов сомножителей; дополнительные комбинации представл ют собой группы чисел, образуемые в соответствии с объединенными состо ни ми диаграммы (см. фиг. 2).Up to three digital bits. In the proposed device, by introducing the group decoder, a large number of combinations of the digits of the factors are deciphered; additional combinations are groups of numbers formed in accordance with the combined states of the diagram (see Fig. 2).

Введение этих комбинаций позвол ет формировать единичный си1пнал с помошью одной схемы совпадени в матричном дешифраторе дл групп чисел сомножителей дл одного или нескольких цифровых разр дов положительных или отрицательных чисел произведени . Знак произведени формируетс как сумма по модулю двух знаковых разр дов сомножителей. В зависимости от знака произведени коммутатор кодов 8 пропускает на выход сигналы схем «ИЛИ 7 и 9 положительных или отрицательных чисел, обеспечива представление результата на выходе устройст1ва в дополнительном коде. Дл отрицательных чисел сигналы сборок заррешают прохождение единичного сигнала полусумматора 10 через схемы запрега 11, обеспечива однозначное представление нул .The introduction of these combinations allows one to form a single matrix using one matching scheme in a matrix decoder for groups of factors for one or several digital bits of positive or negative product numbers. The product sign is formed as a sum modulo the two sign bits of the factors. Depending on the sign of the product, the switch of codes 8 transmits the signals of the circuits OR 7 and 9 of positive or negative numbers to the output, providing a representation of the result at the output of the device in the additional code. For negative numbers, the assembly signals will allow the single signal of the half adder 10 to pass through the zaprega 11 circuits, providing a unique representation of zero.

Рассмотрим работу устройства на примере конкретных чисел сомножителей Х -3 и .Consider the operation of the device on the example of the specific numbers of factors X -3 and.

Сомножители поступают на устройство в пр мом коде, т. е. и Кзн--0; 1 1.The multipliers arrive at the device in the direct code, i.e., and Kcn - 0; eleven.

Пр мые и инвертированные значени сигналов каждого из трех цифровых разр дов сомножителей поступают на дешифраторы чисел Ь и li и дешифраторы групп чисел 5i 62, а пр мые значени кодов знаковых разр дов сомножителей - на формирователь знака 4. После поступлени сигналов по вл етс положительный потенциал на одном из выходов каждого дешифратора чисел li и Ь - выходы АЗ дл X - B дл У (см. фиг. 3 и фнаг. 4) и на одном или нескольких выходах каждого дешифратора групп чисел 5i и 52 -The direct and inverted values of the signals of each of the three digits of the factors go to the decoders of the numbers b and li and the decoders of the 5i 62 number groups, and the direct values of the codes of the sign digits of the factors to the sign conditioner 4. After the signals arrive, a positive potential appears at one of the outputs of each decoder of the numbers li and b - the outputs of AZ for X - B for Y (see Fig. 3 and Fnag. 4) and at one or several outputs of each decoder of the groups of numbers 5i and 52 -

выходы Лз-з и Лз-4 дл X и Вб-7 и 4-7 ДЛЯ У.Lz-z and Lz-4 outputs for DL X and WB-7 and 4-7 FOR Y.

По вление положительного потенциала на указанных входах матричного дешифратора 2 (см. фиг. 4) вызывает по вление отрицательного потенциала на выходах 12-ой, 21-ой и 34-й схем совпадени матричного дешифратора и соответственно на 12-ом, 21-ом и 34-ом входах разр дных сборок (см. фиг. 5).The occurrence of a positive potential at the indicated inputs of the matrix decoder 2 (see FIG. 4) causes the appearance of a negative potential at the outputs of the 12th, 21st and 34th schemes of coincidence of the matrix decoder and respectively on the 12th, 21st and 34th inputs of bit assemblies (see Fig. 5).

Наличие отрицательного потенциала на этих входах приводит к по влению положительного потенциала на выходах разр дных сборок. Одновременно по вл етс положительный потенциал на выходе полусумматора 10 формировател знака 4, который разрешит прохождение положительного потенциала на выход коммутатора кодов 8. Положительный потенциал не пройдет на выход, поскольку соответствуюша схема совпадени коммутатора кодов 8 закрыта отрицательным потенциалом с выхода формировател знака 4. Положителыный потенциал проходит на выход устройства. Наличие положительного потенциала на .выходе разр дных сборок 3 разрешает прохождение положительного гютен1циала на выход формировател анака 4. Таким образом, на выходе устройст1ва , 2 0; Zi, что соответствует числу произведени в дополнительном коде, вл ющемус результатом округлени до трех разр дов числа -21.The presence of a negative potential at these inputs leads to the appearance of a positive potential at the outputs of the discharge assemblies. At the same time, a positive potential appears at the output of the half adder 10 of the sign maker 4, which will allow the positive potential to pass to the output of the code switch 8. The positive potential will not be output, because the corresponding coincidence circuit of the code switch 8 is closed by a negative potential from the sign maker 4. Positive potential passes to the output device. The presence of a positive potential at the output of the discharge assemblies 3 permits the passage of a positive gutential to the output of the anak-4 former. Thus, at the output of the device, 2 0; Zi, which corresponds to the number of the product in the additional code, which is the result of rounding up the number -21 to three bits.

Предмет изобретени Subject invention

Устройство дл умножени чисел, содержащее два дешифратора чисел, входы которых св заны с входными шинами, а выходы- со входами матричнО(ГО дешифратора, выходы которого подключены ко входам схем «ИЛИ дл отрицательных и положительных чисел, и формирователь знака, св занный с шинами з:на;ковых разр дов сомножителей , отличающее с Я тем, что, с целью улрощеии устройства, в него В1ведены коммутатор и кодов и два дешифратора групп чисел, входы которых св заны с выходами дешифраторов чисел, а выходы - со входами матричного дешифратора, причем матричный дешифратор содержит дополнительные схемы «И, св занные входами с выходами дешифраторов чисел и дешифраторов групп чисел, а их выходы соединены со входами схем «ИЛИ дл отрицательных чисел , выходы схем «ИЛИ дл положительных и отрицательных чисел св заны с соответствующими входами фо|рмировател знака и через коммутатор кодов, другими входами св занный с выходами формировател знака, - с выходными шинами устройства.A device for multiplying numbers, containing two decoders of numbers whose inputs are connected to input buses, and outputs to matrix inputs (decoder GO, outputs of which are connected to the inputs of OR circuits for negative and positive numbers, and a sign shaper associated with tires C: on the cog bits of the factors, distinguished from I by the fact that, for the purpose of improving the device, it includes a switch and codes and two decoders of groups of numbers whose inputs are connected to the outputs of the number decoders, and the outputs to the inputs of a matrix decoder where the matrix decoder contains additional AND schemes connected by inputs to the decoder of numbers and decoders of groups of numbers, and their outputs are connected to the inputs of OR for negative numbers, the outputs of OR for positive and negative numbers are associated with the corresponding inputs of | the sign and through the switchboard, other inputs connected with the outputs of the sign maker, to the output buses of the device.

fY23 «fY23 "

гтrm

I I

1one

I 10 II 10 I

I I 71 .I I,I I I 71. I I, I

1I1I

3H3H

«;“;

«} u ;“} U;

5 «five "