SU407399A1

SU407399A1 -

Info

Publication number: SU407399A1
Application number: SU1781038A
Authority: SU
Inventors: А. О. Чолик Л. М. Чахо
Priority date: 1972-05-04
Filing date: 1972-05-04
Publication date: 1973-11-21

Description

Известно оперативное запоминающее устройство (ОЗУ), содержащее регистр адреса, соединенный с дещифраторами, выходы которы .х подключены к адресно-разр дным обмоткам накопител , выходы которого подсоединены к усилител м считывани , регистр числа, входы которого подключены к информационным шинам и выходам усилителей считывани , а выходы - к дешифратору, блок обнаружени неисправностей. В этом ОЗУ имеютс дополнительные (запасные ) чейки пам ти. Недостатком известного ОЗУ вл етс польпюе количество запасных чеек пам ти. что значительно усложн ет ОЗУ п снижает его надежность. Описываемое устройство отличаетс от известного тем, что оно содержит дополнительный дешифратор, входы которого подключены к выходам блока обнаружени неисправностей и выходу даполнительного разр да регистра числа, а выходы - к дополнительным адресноразр дным обмоткам накопител ; одни входы дополнительного разр да регистра числа п группы разр дов регистра числа, св занной с неисправными адресно-разр дными обмотками , подключены к выходу блока обнаружени неисправностей, другие - к выходу усилител чтени , подсоединенному к дополнительным адресно-разр дным обмотка.м накопител . Указанные отличи позвол ют упростить устройство и повысить надежность . На чертеже изображена блок-схема ОЗУ. Устройство содержит регистр адреса /, соединенный с дешифраторами 2, дополнительный дешифратор 3, накопитель 4 с адресноразр дными обмотками 5 и с дополнительными адресно-разр дными обмотками 6, подключенными к выходу дешифратора 3, усилители считывани 7, регистр числа 8 с информациониыми разр дами 9-12 п дополнительным разр дом J3, блок М обнаружени неисправностей , выходы которого подключены ко входам дешифратора 3. Устройство содержит адресные 1пины 15, которые св заны с регистром адреса I и блоком М. Выходы блока 14 св заны со входами разр дов 10 и 11, регистра 8, в которых имеютс неисправные обмотки, а также входами доиолиительного разр да 13, выход которого подключен к одному из входов дешифратора 3. Информационные шины 16 св заны со входамн соответствующих разр дов 9-12 регистра 8. Кроме этого, щины разр дов 10 и // подключены ко входам дополнительного разр да 13. Выходы усилителей считывани 7 подсоединены ко входам соответствующих разр дов регистра 8. Выход усилител считывани , св занного с дополнительными адресноразр дными обмотками 6, также соединен со входами разр дов 10, 11.A random access memory (RAM) is known that contains an address register connected to decipherors, outputs of which are connected to address-discharge windings of a storage device whose outputs are connected to read amplifiers, a number register which inputs are connected to information buses and outputs of read amplifiers and the outputs are to the decoder, the malfunction detection unit. This RAM has additional (spare) memory cells. A disadvantage of the known RAM is the use of a number of spare memory cells. which greatly complicates the RAM and reduces its reliability. The described device differs from the known one in that it contains an additional decoder, the inputs of which are connected to the outputs of the malfunction detection unit and the output of the additional digit register of the number, and the outputs to the additional address-size windings of the storage device; Some inputs of the additional bit of the register of the number n of the group of bits of the register of the number associated with the faulty address-bit windings are connected to the output of the malfunction detection unit, others are connected to the output of the reading amplifier connected to the additional address-bit winding m of the drive. These differences simplify the device and increase reliability. The drawing shows a block diagram of the RAM. The device contains an address register / connected to decoder 2, additional decoder 3, drive 4 with addressable windings 5 and with additional address-discharge windings 6 connected to the output of the decoder 3, read amplifiers 7, number 8 register with information digits 9 -12 n additional bit J3, fault detection unit M, the outputs of which are connected to the inputs of the decoder 3. The device contains address 1pins 15, which are associated with address register I and unit M. The outputs of unit 14 are connected to the inputs once Dates 10 and 11, register 8, in which there are faulty windings, as well as inputs of the decisive bit 13, the output of which is connected to one of the inputs of the decoder 3. The information buses 16 are connected to the inputs of the corresponding bits 9 to 12 of the register 8. In addition The widths of bits 10 and // are connected to the inputs of additional bit 13. The outputs of read amplifiers 7 are connected to the inputs of the corresponding register bits 8. The output of the read amplifier associated with additional address-type windings 6 is also connected to the inputs of bits 10, eleven.

Регистр числа 8 содержит выходные шины 7.Register number 8 contains the output bus 7.

Рассмотрим работу устройства дл случа , когда в накопителе имеютс неисправности в трех обмотках. Причел в разр де 10 имеетс неисправность в одной обмотке, а в разр де /7-неисправность в двух обмотках. При этом в соответствии с числом иеисправных обмоток число выходов блока 14 равн етс трем.Consider the operation of the device for the case when the drive has faults in the three windings. There is a fault in discharge 10 in one winding, and in discharge de / 7-fault in two windings. In this case, in accordance with the number of faulty windings, the number of outputs of block 14 is equal to three.

В случае обращени к исправным адресам работа ОЗУ осуществл етс обычным образом .In the case of addressing healthy addresses, the operation of the RAM is performed in the usual manner.

При обращении по адресу, в ра.зр де которого имеетс неисправна обмотка, например Б разр де 10, блок 14 срабатывает и «а выходе , соответствующем разр ду 10, по вл етс сигнал. Этот сигнал поступает на неисправный разр д 10, а также на дополнительный разр д 13 и дешифратор 3.When contacting an address, in whose address there is a faulty winding, for example, B is bit 10, block 14 is activated and a signal appears at the output corresponding to bit 10. This signal is sent to the faulty bit 10, as well as to the extra bit 13 and the decoder 3.

В режиме «запись сигнало.ч от блока 14 блокируетс работа неисправного разр да 10 и 1выби:р,аетс соответствующа дополнительна ад:реон;о-р.авр дна оймотка. В выбрааную C6MOTiKy через дополнительный 1разр д /Лзаоисываетс информаци , посту1паюш,а по информационным шинам неисправного разр да 10.In the recording mode, the signal from the block 14 blocks the operation of the faulty bit 10 and 1 select: p, the corresponding additional hell is: reon; o-p.avr bottom. In the selected C6MOTiKy, the additional information, the posting, and the information buses of the faulty bit 10 are used through the additional 1 bit.

В режиме «чтение также сигналом от блока 14 блокируетс работа неисправного разр да 10 и выбираетс соответствующа адресно-разр дна обмотка. В та.кте «чтение записанна в обмотке информаци через усилитель считывани поступает на разр д 13 и через разр д 10 с неисправной обмоткой - на соотзетстовующую шину 17. В такте «запись информаци разр да 13 записываетс в выбранную дополнительную адресно-разр дную обмотку .In the "read also" mode, the signal from the block 14 blocks the operation of the faulty bit 10 and the corresponding address-bit winding is selected. In the so-called "read" information recorded in the winding through the read amplifier comes to bit 13 and through bit 10 with the defective winding to the corresponding bus 17. In the "beat" bit, record information of bit 13 is written to the selected additional addressable bit winding.

При этом работа разр дов с исправными обмотка.ми осуществл етс как обь1чно..At the same time, the work of the bits with serviceable winding. They are carried out as in general.

Работа ОЗУ с разр до.м, в котором несколько неисправнььч обмоток, ничем не отличаетс от описанной. Отмети у1, что число неисправных Об.1оток внутри одного разр да ничем не ограничиваетс .The operation of RAM with a discharge do. M, in which several faulty windings, is no different from that described. Note that the number of faulty Rf.1 current within one bit is not limited by anything.

В случае, когда при обращении по какому-либо адресу имеютс неиаправные обмотки одновременно в нескольких разр дах, необходи .мо применить дополнительные блоки 3, 6, 7 и 13, соответствующие дополнительным неисправным разр дам. Число таких дополнительных схем должно равн тьс максимальному числу совпадающих в одном адресе неисправных обмоток.In the case when, when addressing to any address, there are non-correct windings simultaneously in several discharges, it is necessary to apply additional blocks 3, 6, 7 and 13, corresponding to additional faulty bits. The number of such additional circuits must be equal to the maximum number of faulty windings coinciding in the same address.

Предмет изобретени Subject invention

Оперативное запоминающее устройство, содержащее регистр адреса, соединенный с деИ1ифраторами , выходы которых подключены к адресно-разр дным обмоткам накопител , выходы которого подсоединены « усилител м считывани , регистр числа, входы которого подключены к информациоиньш шинам и выходам усилителей считывани , а выходы-К дешифратору, блок обнаружени иеисправиостей , отличающеес тем, что, с целью упрощени устройства и повышени надежности его работы, оно содержит дополнительный дешифратор , входы которого подключены к выходам блока обнаружени неисправиостей и выходу дополнительного разр да регистра числа, а выходы - к дополнительным адресно-разр дным обмоткам накопител , одни входы дополнительного .разр да регистра числа и группы разр дов регистра числа подключены к выходу блока обнаружени неисправностей, другие - к выходу усилител чтени , подсоединенному к дополнительным адресно-разр дным обмоткам накопител .A random access memory that contains an address register connected to deIflowers, the outputs of which are connected to the address-discharge windings of the storage device, the outputs of which are connected to the read amplifiers, the number register, the inputs of which are connected to the information amplifiers of the read amplifiers, and the outputs K to the decoder , a malfunction detection unit, characterized in that, in order to simplify the device and increase its reliability, it contains an additional decoder, the inputs of which are connected to the outputs of the unit and the detection of faults and the output of the additional bit of the register of the number, and the outputs of the additional address-discharge windings of the accumulator, one of the additional inputs of the register of the number and the group of bits of the register of the number are connected to the output of the fault detection unit, the others - to the output of the reading amplifier connected to the additional address-discharge windings of the drive.