SU957273A1

SU957273A1 - Storage device with data correction

Info

Publication number: SU957273A1
Application number: SU813263411A
Authority: SU
Inventors: Валерий Константинович Конопелько
Original assignee: Минский радиотехнический институт
Priority date: 1981-03-26
Filing date: 1981-03-26
Publication date: 1982-09-07

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ (54) STORAGE DEVICE WITH CORRECTION

1one

Изобретение относитс к запоминающим устройствам и может быть использовано при изготовлении больших интегральных схем запоминающих устройств с произвольной выборкой (ЗУПВ) с матричной организацией .5The invention relates to memory devices and can be used in the manufacture of large integrated circuits of random access memory devices (RAM) with matrix organization .5

Известно запоминающее устройство СКОррекцией информации, которое содержит м атрицу элементов пам ти, схемы логики обрамлени и коррекции 1.The memory device is known by the information correlation, which contains the matrix of the memory elements, the framing logic circuit and the correction 1.

Недостатком этого устройства вл етс низка надежность.A disadvantage of this device is low reliability.

Наиболее близким к предлагаемому вл етс запоминающее устройство, содержащее дешифратор адреса слова, соединенный 15 с адресными шинами подматриц матрицы элементов пам ти, разр дные щины которой соединены с выходами вентилей и информационными входами блока считывани , управл ющие входы которого подключены к выходам дешифратора адреса разр да, к первым входам вентилей, вторые входы которых соединены с шиной разрешени записи , третьи входы - с шиной записи, четвертые входы-- с шиной управлени и перИНФОРМАЦИИThe closest to the present invention is a memory device containing a word address decoder connected to address matrix submatrix tires, the bit positions of which are connected to the outputs of gates and information inputs of the reading unit, the control inputs of which are connected to the outputs of the address decoder of the address , to the first inputs of the gates, the second inputs of which are connected to the recording resolution bus, the third inputs to the recording bus, the fourth inputs to the control and reINFORMATION bus

ным входом выходного блока дешифратор адреса подматрицы 2.input block of the submatrix 2 address.

Недостатками описанного устройства вл ютс низка надежность, так как оно позвол ет производить коррекцию только одного отказавшего элемента пам ти в каждой строке матрицы, и низкое быстродействие в режиме записи информации из-за необходимости проведени контрольного считывани и последующей записи проверочной Информации в дополнительные разр ды.The drawbacks of the described device are low reliability, since it allows correcting only one failed memory element in each row of the matrix, and low performance in the information recording mode due to the need to carry out a control read and then write the verification information to additional bits.

Цель изобретени - повышение быстродействи и надежности устройства.The purpose of the invention is to increase the speed and reliability of the device.

Поставленна цель достигаетс тем, что в запоминающее устройство с коррекцией информации, содержащее накопитель, блок считывани , блок вывода данных, первую группу элементов И, первый, второй и третий дешифраторы, причем выходы первого дешифратора соединены с адресными шинами накопител , разр дные шины которого подключены соответственно к первым выходам элементов И первой группы, к вторым выходам элементов И первой группы и информационным входам блока считывани .The goal is achieved by the fact that in a memory device with information correction containing a drive, a readout unit, a data output unit, the first group of elements AND, the first, second and third decoders, and the outputs of the first decoder are connected to the address buses of the accumulator whose bit buses are connected respectively, to the first outputs of the elements AND of the first group, to the second outputs of the elements AND of the first group and information inputs of the readout unit.

управл ющие входы которого подключены к выходам второго дешифратора и первым входам элементов И первой группы, вторые и третьи входы которых соответственно объединены и вл ютс входом разрешени записи и входом записи устройства, первый вход блока вывода данных подключен к четвертым входам элементов И первой группы и вл етс управл юш.им входом устройства , введены четвертый и п тый дешифраторы , блок коррекции, регистр контрольной информации, блок местного управлени , группы элементов ИЛИ, шесть групп элементов И и элементы ИЛИ, причем первые входы элементов И второй и третьей групп подключены к выходам блока считывани , первые входы элементов ИЛИ первой группы соединены с выходами элементов И четвертой группы и вторыми входами одних из элементов И второй группы, вторые входы элементов ИЛИ первой группы подключены к выходам элементов И п той группы и вторым входам одних из элементов И третьей группы, выходы элементов ИЛИ первой группы соединены с п тыми входами одних из элементов И первой группы, первые входы элементов И четвертой группы подключены к первому выходу блока местного управлени , второй и третий выходы которого соединены соответственно с п тыми входами других элементов И первой группы и вторыми входами других элементов И второй и третьей групп, выходы элементов И второй и третьей группп подключены соответственно к входам блока коррекции и к входам первого элемента ИЛИ, выходы которых соединены с пр мым входом одного и первым входом другого элементов И шестой группы, выходы которых подключены к входам второго элемента ИЛИ, выход которого соединен с вторым входом блока вывода данных, инверсный вход одного и второй вход другого элементов И шестой группы подключены к первому входу одного из элементов И четвертой группы, первые входы элементов И п той группы соединены с выходами третьего дешифратора и первыми входами соответствующих элементов И седьмой группы, выходы которых подключены к входам четвертого дешифратора, один из выходов которого соединен с вторыми входами элементов И п той группы, один из выходов регистра контрольной информации подключены соответственно к входам п того дешифратора и к вторым входам элементов И седьмой группы и входам элементов ИЛИ второй группы, выходы которых соединены с вторыми входами элементов И четвертой группы, входы блока местного управлени подключены соответственно к другим выходам четвертого дешифратора и к выходам п того дещифратора, другие входы и выход регистра контрольной информации и выход блока вывода данных вл ютс соответственно контрольными входами, контрольным и информационным выходами устройства .the control inputs of which are connected to the outputs of the second decoder and the first inputs of the AND elements of the first group, the second and third inputs of which are respectively combined and are the recording enable input and the recording input of the device, the first input of the data output unit is connected to the fourth inputs of the AND group of the first group and There is a fourth and fifth decoders, a correction block, a control information register, a local control block, groups of OR elements, six groups of AND elements, and OR elements, n The first inputs of the elements of the second and third groups are connected to the outputs of the readout unit, the first inputs of the elements OR of the first group are connected to the outputs of the elements of the fourth group and the second inputs of one of the elements AND of the second group, the second inputs of the elements OR of the first group are connected to the outputs of the elements AND of that group and the second inputs of one of the elements AND of the third group, the outputs of the elements OR of the first group are connected to the fifth inputs of one of the elements AND of the first group, the first inputs of the elements AND of the fourth group are connected to the first output One local control unit, the second and third outputs of which are connected respectively to the fifth inputs of other elements of the first group and the second inputs of other elements of the second and third groups, the outputs of the elements of the second and third groups are connected respectively to the inputs of the correction unit and to the inputs of the first element OR, the outputs of which are connected to the direct input of one and the first input of another element AND the sixth group, the outputs of which are connected to the inputs of the second element OR, the output of which is connected to the second input of the output unit and The inverse input of one and the second input of another element of the sixth group is connected to the first input of one of the elements of the fourth group, the first inputs of elements of the fifth group are connected to the outputs of the third decoder and the first inputs of the corresponding elements of the seventh group whose outputs are connected to the inputs the fourth decoder, one of the outputs of which is connected to the second inputs of elements And the fifth group, one of the outputs of the register of control information are connected respectively to the inputs of the fifth decoder and to the second input Elements of the seventh group and inputs of elements OR of the second group, the outputs of which are connected to the second inputs of elements AND of the fourth group, the inputs of the local control unit are connected respectively to the other outputs of the fourth decoder and to the outputs of the fifth decipher, other inputs and output of the control information register and output The data output units are, respectively, the control inputs, the control and information outputs of the device.

Блок местного управлени содержит элементы И, третий, четвертый и п тый элементы ИЛИ, причем выходы первого и второгоThe local control unit contains the elements AND, the third, the fourth and the fifth elements OR, and the outputs of the first and second

элементов И подключены соответственно к первым входам четвертого и п того элементов ИЛИ, вторые входы которых соединены соответственно с выходом третьего элемен .та И и с выходом четвертого элемента И, третьим входом четвертого элемента ИЛИelements AND are connected respectively to the first inputs of the fourth and fifth elements OR, the second inputs of which are connected respectively to the output of the third element AND and the output of the fourth element AND, the third input of the fourth element OR

и первым входом третьего элемента ИЛИ, выходы п того и шестого элементов И подключены- соответственно к третьему входу п того элемента ИЛИ, к четвертому входу четвертого элемента ИЛИ и второму входу третьего элемента ИЛИ, третий вход которого соединен с четвертым входом п того элемента ИЛИ и выходом шестого Элемента И, первые входы первого, второго и третьего элементов И соединены соответственно с первыми входами п того,and the first input of the third element OR, the outputs of the fifth and sixth elements AND are connected respectively to the third input of the fifth OR element, to the fourth input of the fourth OR element and the second input of the third OR element, the third input of which is connected to the fourth input of the fifth OR element and the output of the sixth Element And, the first inputs of the first, second and third elements And are connected respectively with the first inputs of the fifth,

шестого и седьмого элементов И и вл ютс соответственно входами с первого по четвертый блок, вторые входы элементов И с первого по четвертый объединены и вл ютс п тым входом блока, вторые входыthe sixth and seventh elements And and are respectively the inputs from the first to the fourth block, the second inputs of the And elements from the first to the fourth are combined and are the fifth input of the block, the second inputs

п того, шестого и седьмого элементов И объединены и вл ютс шестым входом блока, седьмым входом и первым, вторым и третьим выходами которого вл ютс соответственно четвертый вход третьего элемента ИЛИ и выходы третьего, четвертого и п того элементов ИЛИ.The fifth, sixth and seventh And elements are combined and are the sixth input of the block, the seventh input and the first, second and third outputs of which are respectively the fourth input of the third OR element and the outputs of the third, fourth and fifth OR elements.

Кроме того, блок коррекции содержит восьмую группу элементов И и шестой элемент ИЛИ, входы которого подключены к выходам элементов И восьмой группы, первый и второй входы каждого из которых соединены с входами соответствуюших других элементов И восьмой группы и вл ютс входами блока, выходом которого вл етс выход шестого элемента ИЛИ.In addition, the correction block contains the eighth group of elements AND and the sixth element OR, whose inputs are connected to the outputs of elements AND of the eighth group, the first and second inputs of each of which are connected to the inputs of the corresponding other elements of the eighth group and are inputs of the block, the output of which is output of the sixth element OR.

На фиг. 1 приведена функциональна схема предлагаемого устройства; на фиг. 2 и 3 - функциональные схемь наиболее предпочтительных вариантов выполнени соответственно блока местного управлени н блока коррекции.FIG. 1 shows a functional diagram of the proposed device; in fig. 2 and 3 are functional diagrams of the most preferred embodiments of the local control unit and the correction unit, respectively.

5 Устройство содержит (фиг. 1) первый дешифратор 1, предназначенный дл дешифрации адреса слова, накопитель 2 матричного типа, разделенный на подматрицы 3, с адресными 4 и разр дными 5 шинами, блок 6 считывани , первую группу элементов И 7, второй дешифратор 8 с выходами 9, предназначенный дл дешифрации адреса разр да , входы 10 разрешени записи, 11 записи и 12 управлени устройства.5 The device contains (Fig. 1) a first decoder 1, designed to decipher the word address, a matrix type drive 2, divided into submatrices 3, with address 4 and bit 5 buses, a read block 6, a first group of elements And 7, a second decoder 8 with outputs 9, designed to decrypt the address of the bit, inputs 10, write resolution, 11 records, and 12 controls the device.

5 Устройство содержит также блок 13 вывода данных с выходом 14, первую группу элементов ИЛИ 15, блок 16 местного управлени с выходами 17, 18 и 19, вторую группу элементов И 20, 21, третью 22, четвертую 23 и п тую 24 группы элементов И, первый 25 и второй 26 элементы ИЛИ, третий дешифратор 27, предназначенный дл дешифрации адреса подматрицы, четвертый дешифратор 28 с выходом 29, шестую группу элементов И 30, 31, вторую группу элементов ИЛИ 32 с выходами 33 и входами 34 и 35, п тый дешифратор 36, седьмую группу элементов И 37 с выходами 38 и входами 39, регистр 40 контрольной информации со входами 41 и выходами 42 и 43, входы 44- 48 блока местного управлени и выходы 49 блока считывани , блок 50 коррекции со входами 51 и выходом 52. Блок местного управлени (фиг. 2) содержит первый 53, второй 54, третий 55, четвертый 56 и п тый 57 элементы И, третий 58, четвертый 59 и п тый 60 элементы ИЛИ, шестой 61 и седьмой 62 элементы И. Блок коррекции (фиг. 3) содержит восьмую группу элементов И 63 и шестой элемент ИЛИ 64. Подматрицы 3 управл емые сигналами с выходов элементов ИЛИ 15, считаютс основными, а подматрицы 3, управл емые сигналами с выходов 18 и 19 блока 16 местного управлени считаютс соответственно первой и второй дополнительными подматрицами. Регистр 40 имеет (К 2) разр дов, где К - число основных подматриц 3 в накопителе 2. Предлагаемое устройство работает следующим образом. Устройство работает в режимах исправлени симметричных и асимметричных отказов элементов пам ти. Информаци о дефектности основных и дополнительных подматриц 3 х-ранитс в регистре 40 и может заноситс в него в процессе эксплуатации по мере обнаружени отказов элементов пам ти, а также при изготовлении , например, путем пережигани плавких перемычек. Сигналы на выходах 43 регистра 40. В зависимости от наличи дефектных элементов пам ти в режиме записи информаци заноситс в элементы пам ти подматриц 3 накопител 2 различным образом. Если одна основна подматрица 3 накопител 2 содержит хоть один дефектный элемент, а все остальные подматрицы 3 исправны, то информаци заноситс в ту из дополнительных подматриц 3, в которой нет дефектных элементов. Если имеетс одна основна подматрица 3 с дефектными элементами пам ти и, кроме того, имеютс дефектные элементы пам ти во второй дополнительной подматрице 3, а все остальные подматрицы матрицы 3 исправны, то информаци заноситс дл хранени в первую дополнительную подматрицу 3. Если имеетс одна основна подматрица 3 с дефектными элементами пам ти и, кроме того, имеютс дефектные элементы пам ти С разными адресами в обоих дополнительных подматрицах 3, т.е. опрашиваетс не более одного дефектного элемента пам ти из дефектных подматриц 3, то информаци заноситс дл хранени в три дефектные подматрицы . Если имеютс две основные подматрицы 3 с дефектными элементами пам ти, а все отстальные исправны, то информаци , предназначенна дл хранени в первой или второй дефектных основных подматрицах 3, заноситс в первую (вторую) дополнительную подматрицу 3. Если имеютс две основные подматрицы 3 с дефектными элементами пам ти и, кроме того, имеютс дефектные элементы пам ти в первой (второй) дополнительной подматрице 3, то при обращении к первой дефектной основной подматрице информаци заноситс дл хранени в ту из дополнительных подматриц. 3, в которой нет дефектов, а при обращении ко второй дефектной основной Подматрице 3 - в три дефектные подматрицы 3 при условии, что при этом опрашиваетс одновременно не более одного дефектного элемента пам ти. Если имеютс три основные подматрицы 3 с дефектными элементами пам ти, а все остальные исправны,, то при обращении к первой (второй) дефектной основной подматрице 3 информаци заноситс дл хранени в первую (вторую) дополнительную подматрицу, при обращении к третьей дефектной основной подматрице - в три дефектные подматрицы 3 при условии, что при этом опрашиваетс одновременно не более одного дефектного элемента пам ти Сигналы на выходах 43 регистра 40 (фиг. 1) указывают на дефекты дополнительных подматриц 3, а информаци на выходах 34 и 35 указывает на дефекты основных . подматриц 3. Например, в регистре 40 хранитс слово 10:01000000:0000000 1: при К, равном восьми. Это значит, что дефектными вл ютс перва дополнительна , втора и восьма основные подматрицы 3. Рассмотрим дл этого примера занесение информации в накопитель 2. При записи информации на входы 11, 10 и 12 устройства подаютс соответственно игналы записи, разрешени записи и упавлени . Одновременно на одном из выхоов 9 дешифратора 8 по вл етс сигнал, оторый поступает на элементы И 7 одноменных разр дов подматриц 3. Если опраиваетс перва основна подматрица 3, отора исправна, поскольку в регистре 40 л этой подматрицы соответствует код О О, то на выходе элементов И 37 этого азр да, открытых сигналом с выхода 39 ешифратора 27, по вл ютс нулевые сигалы . Тогда на выходе 29 дешифратора 28 о вл етс единичный сигнал, а на выходах 7, 18 и 19 блока 16 - нулевые сигналы. диничный сигнал с выхода 17 открывает лементы И 24, единичный сигнал с выхода 9 дешифратора 27 поступает через элементы И 24, ИЛИ 15 и п тый вход элемента И 7 на вход первой основной подматрицы 3, и информаци с входа J1 заноситс в элемент пам ти разр да накопител 2, открытого сигналом с одного из выходов 9 дешифратора 8. Пусть опрашиваетс дефектна втора основна подматрица 3. Поскольку ей соответсгвует код «10 в регистре 40, то а входах 38 дешифратора 28 по вл етс комбинаци «10. Тогда на выходе 46 дешифратора 28 по вл етс единичный сигнал, который открывает элементы И 53 56блока 16 (фиг. 2). Поскольку перва дополнительна подматрица 3 дефектна, то только на выходе элемента И 54 по вл етс единичнь й сигнал, который поступает через элемент ИЛИ 60 на выход 19 блока 16 и открывает элементы И 7 второй -дополнительной подматрицы 3. При этом поскольку на выходах 17 и 18 блока 16 и.выходе 29 дешифратора 28 присутствуют нулевые сигналы , то элементы И 23 и 24 закрыты и, еледовательно , закрыты элементы И 7 всех остальных подматриц 3. Таким образом, информаци заноситс во вторую дополнительную подматрицу 3. Пусть опрашиваетс восьма основна подматрица 3. Поскольку она дефектна, то на входах 38 дешифратора 28 по вл етс комбинаци «01. Тогда на выходе 47 дешифратора 28 по вл етс единичный сигнал, который открывает элементы И 57,-61 и 62 (фиг. 2). Так как дефектна перва дополнительна подматрица 3, то только на вьь ходе элемента И 61 по вл етс единичный сигнал, который устанавливает на выходах 17 и 18 блока 16 сигналы. Так как на вьь ходах 33 элементов И 32, соответствуюших дефектным подматрицам, присутствуют единичные сигналы, то информаци заноситс дл хранени во вторую, восьмую основные подматрицы 3 и первую дополнительную подматрицу 3 по одному и тому же адресу. Аналогично записываетс информаци в накопитель 2 при других возможных случа х расположени дефектных подматриц 3. Рассмотрим работу устройства в режиме исправлени симметричных отказов. В режиме считывани сигналы на входах 10 и 11 отсутствуют. При этом элементы И 7 закрыты, а сигналы о состо нии опрашиваемых элементов пам ти накопител 2 поступают с выходов 49 блока 6 на входы элементов И 20, 21 и 22, на другие входы которых поступают сигналы с выходов элементов И 23, 24 и с выходов 17 и 18 блока 16. Если опрашиваетс исправна основна подматрица 3, то Эунементы И 23, 31 закрыты сигналом с выхода 17 блока 16, а на выходах 18и 19 блока 16 присутствуют нулевые сигналы. Тогда элементы И 20, 21 и одни из элементов И 22 закрыты, а другой из элементов И 22 открыт сигналом с выхода одного из элементов И 24, на вход которого поступает единичный сигнал с выхода 39 дешифратора 27. На выходе этого элемента И 22 по вл етс сигнал, соответствуюший состо нию опрашиваемого элемента пам ти, который проходит через открытый элемент И 30 и элементы ИЛИ 25, 26 на выход 14 блока 13. Если опрашиваетс , например, дефектна перва основна подматрица 3 (в приведенном примере ей соответствует код «10). на выходах 34 и 35, то элементы И 23, 24 закрыты нулевыми сигналами с выхода 29 дешифратора 28 и выхода 17 блока 16. На выходе 19 блока 16 по вл етс единичный сигнал, поскольку на выходе элемента И 54 присутствует единичный сигнал. Элементы И 26 и элемент И 31 закрыты, а один из элементов И 25, на который поступает сиг нал о состо нии элемента пам ти из второй дополнительной подматрицы 3, открыт сигналом с выхода 19. Тогда сигнал о состо нии элемента пам ти из второй дополнитеЛЬной подматрицы 3 проходит через открытый элемент И 30, элемент ИЛИ 26 и блок 13 на выход 14 устройства.. Если, например, опрашиваетс восьма дефектна подматрица 3 (ей соответствует код «01) на выходах 34, 35, то элементы И 24 закрыты нулевым сигналом с выхода 29 дешифратора 28. Кроме того, единичный сигнал с выхода 17 блока 16 держит закрытым элемент И 30 и открытым элементы И 31, 23. Тогда один из элементов И 20, 21 открыт дл дефектных поднакопителей. Тем самым на входы 51 блока 50 поступают нулевые сигналы от исправных подматриц 3 и сигналы, соответствующие состо ни м элементов пам ти дефектных подматриц 3. Блок 50 реализует функцию мажоритарного элемента от трех переменных дл (K-f 2) входов . .Исправленный сигнал с выхода блока 50 проходит на выход 14 устройства. Устройство в режиме исправлени асимметричных отказов элементов пам ти нако- пител 2, когда отказавшие элементы пам ти наход тс в .состо нии логического Нул (единицы), работает аналогичным образом , как и при коррекции симметричных отказов . Одн-ако блок 50 реализует функцию ИЛИ, поскольку отказавшие элементы пам ти наход тс в нулевом состо нии и достаточно одного исправного элемента пам ти из трех, чтобы правильно хранить информацию в дефектных подматрицах 3. Наличие асимметричных отказов характерно дл динамических ЗУПВ, где элементы пам ти представл ют собой емкости, преждевременна утечка зар да с которых приводит к по влению дефектных элементов пам ти, наход щихс в нулевом состо нии. Технико-экономические преимущества предлагаемого устройства заключаютс в его более высоких, по сравнению с протоТИПОМ; быстродействии и надежности, поскольку в нем возможна коррекци многократных отказов и исключено контрольное считывание с перезаписью информации.5 The device also contains a data output unit 13 with an output 14, a first group of elements OR 15, a block 16 of local control with outputs 17, 18 and 19, a second group of elements AND 20, 21, a third 22, a fourth 23 and a fifth 24 groups of elements AND , the first 25 and second 26 elements OR, the third decoder 27, designed to decipher the submatrix address, the fourth decoder 28 with output 29, the sixth group of elements AND 30, 31, the second group of elements OR 32 with outputs 33 and inputs 34 and 35, fifth the decoder 36, the seventh group of elements And 37 with outputs 38 and inputs 39, register 40 control Information with inputs 41 and outputs 42 and 43, inputs 44-48 of the local control unit and outputs 49 of the readout unit, correction unit 50 with inputs 51 and output 52. The local control unit (Fig. 2) contains the first 53, the second 54, the third 55 , the fourth 56 and fifth fifth elements are And, the third one 58, the fourth one 59 and fifth fifth elements OR, the sixth 61 and seventh 62 elements I. The correction unit (Fig. 3) contains the eighth group of elements And 63 and the sixth element OR 64. Submatrices 3 controlled by signals from the outputs of the elements OR 15, are considered basic, and submatrices 3, controlled by signals from the outputs 18 and 19 b Local control locality 16 is considered the first and second additional submatrices, respectively. Register 40 has (K 2) bits, where K is the number of main submatrices 3 in drive 2. The proposed device works as follows. The device operates in the correction modes of symmetric and asymmetrical failures of memory elements. Information about the defectiveness of the main and additional submatrices is 3x-ranged in register 40 and can be entered into it during operation as soon as memory failures are detected, as well as during production, for example, by burning through fusible jumpers. The signals at the outputs 43 of register 40. Depending on the presence of defective memory elements in the recording mode, information is entered into the memory elements of submatrix 3 of drive 2 in different ways. If one main submatrix 3 of accumulator 2 contains at least one defective element, and all other submatrices 3 are intact, then the information is entered into that of additional submatrices 3 in which there are no defective elements. If there is one main submatrix 3 with defective memory elements and, in addition, there are defective memory elements in the second additional submatrix 3, and all other submatrices of the matrix 3 are intact, then the information is stored for storage in the first additional submatrix 3. If there is one main submatrix 3 submatrix 3 with defective memory elements and, in addition, there are defective memory elements with different addresses in both additional submatrices 3, i.e. If no more than one defective memory element is polled from defective submatrices 3, then the information is stored for storage in three defective submatrices. If there are two main submatrices 3 with defective memory elements, and all the remaining ones are intact, then the information intended for storage in the first or second defective main submatrices 3 is entered into the first (second) additional submatrix 3. If there are two main submatrices 3 with defective memory elements and, in addition, there are defective memory elements in the first (second) additional submatrix 3, then when referring to the first defective main submatrix, information is entered into that of the additional submatrices for storage. 3, in which there are no defects, and when referring to the second defective main Submatrix 3, to three defective submatrices 3, provided that no more than one defective memory element is polled at the same time. If there are three main submatrices 3 with defective memory elements, and all the rest are operational, then when accessing the first (second) defective main submatrix 3, information is stored for storage in the first (second) additional submatrix, when accessing the third defective main submatrix - three defective matrices 3, provided that no more than one defective memory element is simultaneously scanned. The signals at the outputs 43 of register 40 (Fig. 1) indicate defects at the additional matrices 3, and the information at outputs 34 and 35 is indicated yvaet on major defects. submatrix 3. For example, in register 40 is stored the word 10: 01000000: 0000000 1: with K equal to eight. This means that the first additional, second, and eighth basic submatrices 3 are defective. Consider for this example the recording of information into the accumulator 2. When recording information at the inputs 11, 10 and 12 of the device, the recording, recording resolution and control records are given respectively. At the same time, a signal appears on one of the outlets 9 of the decoder 8, which arrives at the elements AND 7 of the single digits of the submatrices 3. If the first main submatrix 3 is scanned, the pickup is intact, since in the 40 l register of this submatrix there corresponds the code OO, then the output elements 37 of this field, opened by the signal from the output 39 of the decoder 27, appear zero sigals. Then at the output 29 of the decoder 28 o there is a single signal, and at the outputs 7, 18 and 19 of the block 16 there are zero signals. the single signal from output 17 opens the AND 24 elements, the single signal from output 9 of the decoder 27 enters through the AND 24, OR 15 elements and the fifth input of the AND 7 element to the input of the first main submatrix 3, and the information from the J1 input is stored in the memory Yes, the accumulator 2 opened by a signal from one of the outputs 9 of the decoder 8. Let the second main submatrix 3 be interrogated. As it corresponds to the code "10 in register 40, then the input" 38 of the decoder 28 appears in the combination "10. Then a single signal appears at the output 46 of the decoder 28, which opens the elements And 53 56 of the block 16 (Fig. 2). Since the first additional submatrix 3 is defective, a single signal appears only at the output of the AND 54 element, which flows through the OR 60 element at the output 19 of the block 16 and opens the AND 7 elements of the second additional submatrix 3. Moreover, since the outputs 17 and 18 of block 16 and output 29 of decoder 28, zero signals are present, then elements 23 and 24 are closed and, therefore, elements 7 of all the other submatrices 3 are closed. Thus, information is entered into the second additional submatrix 3. Let the eighth main submatrix be polled Atrium 3. Because it is defective, the combination "01." appears at the inputs 38 of the decoder 28. Then, at the output 47 of the decoder 28, a single signal appears, which opens the elements And 57, -61 and 62 (Fig. 2). Since the first additional submatrix 3 is defective, it is only on the course of the element And 61 that a single signal appears which sets the signals on the outputs 17 and 18 of the block 16. Since there are single signals on the 33 A and 32 elements corresponding to the defective submatrices, information is stored in the second, eighth main submatrices 3 and the first additional submatrix 3 at the same address. Information is similarly recorded in drive 2 in other possible cases of location of defective submatrices 3. Consider the operation of the device in the mode of correcting symmetrical failures. In read mode, signals at inputs 10 and 11 are missing. At that, elements And 7 are closed, and signals about the state of the polled memory elements of accumulator 2 come from outputs 49 of block 6 to the inputs of elements And 20, 21 and 22, to the other inputs of which signals from the outputs of elements And 23, 24 and from outputs 17 and 18 of block 16. If the main submatrix 3 is polled correctly, then And 23, 31 are closed with a signal from output 17 of block 16, and zero outputs are present at exits 18 and 19 of block 16. Then the elements And 20, 21 and one of the elements And 22 are closed, and the other of the elements And 22 is opened by a signal from the output of one of the elements And 24, the input of which receives a single signal from the output 39 of the decoder 27. At the output of this element is And 22 signal corresponding to the state of the interrogated memory element that passes through the open element AND 30 and elements OR 25, 26 to the output 14 of block 13. If interrogated, for example, the defective first main submatrix 3 (in the given example corresponds to the code "10) . at outputs 34 and 35, the elements And 23, 24 are closed with zero signals from the output 29 of the decoder 28 and the output 17 of the block 16. At the output 19 of the block 16 there appears a single signal, because the output of the element 54 is a single signal. Elements 26 and element 31 are closed, and one of elements 25, to which the signal about the state of the memory element from the second additional submatrix 3 is received, is opened by the signal from output 19. Then the signal about the state of the memory element from the second additional matrix submatrices 3 passes through an open element AND 30, an element OR 26 and a block 13 at the device output 14 .. If, for example, the eighth defective submatrix 3 is polled (it corresponds to the code "01) at outputs 34, 35, then the elements 24 are closed with a zero signal from the output 29 of the decoder 28. In addition, a single signal from the output The module 17 of block 16 holds the closed element AND 30 and the open elements AND 31, 23. Then one of the elements 20 and 21 is open for defective sub-accumulators. Thus, the inputs 51 of block 50 receive zero signals from healthy submatrices 3 and signals corresponding to the states of the memory elements of defective submatrices 3. Block 50 implements the function of the majority element of three variables for (K-f 2) inputs. The corrected signal from the output of block 50 passes to output 14 of the device. The device in the mode of correcting asymmetric failures of the memory elements of the drive 2, when the failed memory elements are in the state of a logical Zero (one), works in the same way as in the correction of symmetric failures. One-a-block 50 implements the OR function, since the failed memory elements are in the zero state and one of the good memory elements out of three is enough to correctly store information in defective submatrices 3. The presence of asymmetric failures is typical for dynamic RAMs, where memory elements These are tanks, the premature leakage of charge from which leads to the appearance of defective memory elements that are in the zero state. The technical and economic advantages of the proposed device are higher in comparison with the prototype; speed and reliability, since it is possible to correct multiple failures and control readout with information overwriting is excluded.

Claims

1. A storage device with information correction containing a drive, a read block, a data output unit, the first group of elements AND, the first, second and third decipherors, and the outputs of the first decipher are connected to the address accumulator of the drive, the bit buses of which are connected respectively to the first outputs of the elements And the first group, to the second outputs of the elements AND the first group and information inputs of the reading unit, the control inputs of which are connected to the outputs of the second decoder and the first inputs of the elements AND the first group s, the second and third inputs of which are respectively combined and are the recording resolution input and the recording input of the device, the first input of the data output unit is connected to the fourth inputs of the AND elements of the first group and is the control input of the device, characterized in that speed and reliability of the device, it contains the fourth and fifth deciphering devices, a correction unit, a control information register, a local control unit, groups of OR elements, six groups of AND elements and OR elements, with the first inputs of the element The second and third groups are connected to the outputs of the readout block, the first inputs of the OR elements of the first group are connected to the outputs of the AND elements of the fourth group and the second inputs of one of the AND elements of the second group, the second inputs of the OR elements of the first group are connected to the outputs of the And fifth elements and the second the inputs of one of the elements of the third group, the outputs of the elements OR of the first group are connected to the fifth inputs of one of the elements of the first group, the first inputs of the elements of the fourth group are connected to the first output of the local control unit The second and third outputs of which are connected respectively to the fifth inputs of the other elements of the first group and the second inputs of the other elements of the second and third groups, the outputs of the elements of the second and third groups are connected respectively to the inputs of the correction unit and to the inputs of the first element OR, outputs which are connected to the direct input-output and the first input of another element of the sixth group, the outputs of which are connected to the inputs of the second OR element, whose output is connected to the second input of the data output unit, the inverse input One And the second e-move of the Other elements And the sixth group are connected to the first input of one OF elements AND the fourth group, the first inputs of the elements And the fifth group are connected to the outputs of the third descriptor and the first inputs of the corresponding elements And the seventh group, the outputs of which are connected to the inputs of the fourth decoder, one of the outputs of which is connected to the second inputs of elements of the fifth group, one of the output of the register of control information is connected respectively to the inputs of the fifth decoder and to the second inputs of the elements of the seventh group and the second inputs of the OR elements of Groups whose outputs are connected to second inputs of AND gates of the fourth group, the local control unit inputs connected respectively Other outputs of the fourth

The 5 decoder and the outputs of the fifth decoder, the other inputs and output of the control information register and the output of the data output unit are the control inputs, the control and information outputs of the device, respectively. 0

2. A device according to claim 1, characterized in that the local control unit comprises the elements AND, the third, the fourth and the fifth elements OR. the outputs of the first

5 of the second AND elements are connected respectively to the first inputs of the fourth and fifth OR elements, the second inputs of which are connected respectively to the output of the third AND element and to the output of the fourth AND element, the third input of the fourth OR element, and the first input of the third ele. OR, the outputs of the fifth and sixth elements AND are connected respectively to the third input of the fifth OR element, to the fourth input of the fourth OR element and the second input of the third OR element, the third input of which is connected to the fourth input of the fifth OR element and the output of the Sixth AND element The first inputs of the first, second, and third elements of AND are respectively connected with the first inputs of the fifth, sixth, and seventh elements of AND, and are

respectively, the inputs from the first to the fourth block, the second inputs of the first to fourth elements EI are combined and are the fifth input of the unit, the second inputs of the fifth, sixth and seventh elements AND are combined and are the sixth input of the block, the seventh input and the first, second and third the outputs of which are respectively the fourth input of the third element OR and the outputs of the third, fourth and fifth elements of OR.

3. The device according to PP. 1 and 2, characterized in that the correction unit comprises an eighth group of AND elements and a sixth Element OR, whose inputs are connected to the outputs of the AND elements of the eighth group, the first and second inputs of each OF which are connected to the inputs of the corresponding other AND elements of the eighth Group and block.

the output of which is the output of the sixth element OR.

Sources of information taken into account in the examination

1. USSR author's certificate No. 602995, cl. G 11 C 11/00, 1975.

2. USSR author's certificate

No. 746741, cl. G II 11/00, 1975 (prototype).

fpi / .Z

01/2. J