SU400987A1 - ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА - Google Patents

ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА

Info

Publication number
SU400987A1
SU400987A1 SU1701721A SU1701721A SU400987A1 SU 400987 A1 SU400987 A1 SU 400987A1 SU 1701721 A SU1701721 A SU 1701721A SU 1701721 A SU1701721 A SU 1701721A SU 400987 A1 SU400987 A1 SU 400987A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
potential
trigger
elements
Prior art date
Application number
SU1701721A
Other languages
English (en)
Inventor
А. Кудинов В.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to SU1701721A priority Critical patent/SU400987A1/ru
Application granted granted Critical
Publication of SU400987A1 publication Critical patent/SU400987A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

Изобретение относитс  к вычислнтельпой техничке и лшжет быть .использовано в цифровых вычислительных и управл ющих устройствах . Известный формирователь дл  полученн  импульсов фиксированной длительности по положительнОМу и отрицательному перепадам входного сигнала, содержащий первые два элемента «ИЛИ-НЕ, один вход одного из которых подключен к ИСТОЧНИКу входных СИГналов непосредствепно, а другие через инвертор , вторые входы которых подключены к выходам триггера, а выходы соединены со входами двух элементов «ИЛИ-НЕ, входы которых подключены ко входам триггера, и.1еет сложную схему. Цель изобретени  - упрощение формировател . Дл  этого вторые элементы «ИЛИ-НЕ объединены в схему триггера, при этом выход одного из упом нутых элементов «ИЛИ-ИЕ соединен со входом другого, выход которого соединен со входом первого. На фиг. 1 (приведена схема предлагаемого формировател , на фиг. 2 - диагра м.ма напр жений в различных участках схемы. Ф.ормирователь содерл нт элементы 1 н 2 «Р1ЛИ-НЕ. Вход элемента 1 подключен ко входу 3 непосредственно, а элемент 2 через инвертор 4. Вторые входы элементов / и 2 «ИЛИ-НЕ подключены к выходам триггера 5, а выходы - ко входам элементов 6 }i 7 «ИЛИ-НЕ, выходы которых соедннены со входами триггера 5. Элементы 6 и 7 «ИЛИ- НЕ объединены в схему триггера. Выход элемента 6 соед1П1е;г со входом элемента 7, а выход элемента 7 - со входом эле.мента 6; 8 п 9 - выходы форлшрозател . Исходное состо ние характеризуетс  низким потенциалом на выходах 8 н 9 и определ етс  напр жением на входе 3 формировател . Иусть на вход 3 нодан ннзкий потенциал, тогда на вход элемента 2 с ннвертора 4 подаетс  .высокий потенцплл, в результате чего на выходе 8 потенциал будет низкнм, независимо от состо ни  триггера 5. На выходе 9 потенциал бзает онредсл тьс  состо нием триггера 5, так как на однн из входов элемента / поступает низкий нотенц;1ал. Нредполол-сим, что на выходе 9 высокий потенциал. Это может быть лишь в том случае, если на выходе 12 триггера 5 будет низ|Кпй потенциал; когда триггер на элементах 6 п 7 устанавливаетс  в такое состо ние, тогда на выходе // бздет высокий потенциал, что приводит к перебросу тр.иггера 5 в состо ние, характеризующеес  вы€0|Ким нотенциалом на выходе 12. После этого на выходе 9 устанавливаетс  низкий потенциал. Аналогично схема приходит в исходное состо ние, характеризующеес  ЕЬКО3
КИМ поте:г1цналом на выходе 10 триггера 5 и низким потенциалом на выходах S и 9, если на вход формировател  подан высакий потенциал .
Пусть на вход 3 фор.мировател  подан низкий потенциал, тогда, как было показано выше , схема автоматичеОКИ устанавливаетс  в лсходиое состо ние, при котором на выходах 8 и 9 формиро вател  н на выходах 10 и 13 триггеров будут низкие потенциалы, а на выходе инвертора 4 и выходах 11 и 12 триггеров будут высокие потенциалы.
Пусть в момент t напр жение на входе 5 измен етс  с низкого на высокое. Это приводит к тому, что в момент 2 ( - задержка в инверторе 4) па выходе инвертора 4 потенциал измен етс  с высокого на низкий, что приводит к тому, что в момент t- на выходе элемента 2 потепциал измен етс  с низкого на высокий, так как На другой вход элемента 2 поступал с выхода 10 триггера 5 низкпй потенциал . Па выходе элемента / низкий нотепцнал не мен етс , так ка.к на другой его в.ход с выхода Г2 триггера 5 подан высо:юий нотепциал . При изменении потенциала на выходе элемента 2 в момент /з образуетс  фронт выходного пмпульса на выходе 8, что приводит .к перебросу триггера на элементах 6 и 7. Е результате этого на выходе 11 в момент /.i потенциал измен етс  с высокого на низкий, а в моме-нт /5 иа выходе 13 -- с низкого па высокий . Промежуток и /5-1- - следствие задержки в элементах 6 и 7, образующих триггер. Изменение потенциала iia выходе 13 с низкого на В1лсокий пргшодит в момент времени /с к из.меценпю потенциала на выходе 12 триггера 5 с высокого на иизКИЙ , а в мо.мент времени / - к изменению потенциала на его выходе 10 и на соединенном с ним входе элемента 2 лотенциала с низкого на высокий. Так как с момента tz на другой вход элемента 2 подаетс  низкий потенциал , то изменение потенциала на выходе 10 триггера 5 приводит к изменению в момент времени ts потенциала на вы.ходе 8 в виде спада выходного импульса. Этпм заканчиваетс  формирование импульса на выходе 8.
0
Длительность равна суммарному времени задержек в элементах 2, 5, 7 и элементах триггера 5. После окончани  формировани  имтульса на выходе 8 схема оказываетс  в ИСХОДНОЕ состо нии, соответствующи.м высокому потенциалу на входе 3, н готова к приему отрицательного входного перепада.
Предмет изобретени 
Формирователь дл  получени  импульсов фиксированной длительности по положитель. ному н отрицательному перепадам входного сигнала, содержащий первые два элемента
, одип вход одного из которых подключен к источнику входных сигналов непосредственно , а другого через инвертор, вторые входы которых подключены к выходам триггера, а выходы соединены со входами вторых двух элементов «ПЛИ-ПЕ, выходы которых подключены ко входам триггера, отличающийс  тем, что, с целью упрощени  формировател , вторые элементы «ИЛИ-НЕ объединены в схему триггера, нр} этом выход
одного нз упом нутых элементов «ИЛИ-ПЕ соединен со входом другого, выход которого соединен со входом первого.
12
-iт
-1
f
tf i2 tj i.ft jtrtf
J
Ьчо -Аг з-:-
SU1701721A 1971-10-01 1971-10-01 ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА SU400987A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1701721A SU400987A1 (ru) 1971-10-01 1971-10-01 ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1701721A SU400987A1 (ru) 1971-10-01 1971-10-01 ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА

Publications (1)

Publication Number Publication Date
SU400987A1 true SU400987A1 (ru) 1973-10-01

Family

ID=20489238

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1701721A SU400987A1 (ru) 1971-10-01 1971-10-01 ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА

Country Status (1)

Country Link
SU (1) SU400987A1 (ru)

Similar Documents

Publication Publication Date Title
US4583008A (en) Retriggerable edge detector for edge-actuated internally clocked parts
SU400987A1 (ru) ФОРМИРОВАТЕЛЬ ДЛЯ ПОЛУЧЕНИЯ ИМПУЛЬСОВ ФИКСИРОВАННОЙ ДЛИТЕЛЬНОСТИ ПО ПОЛОЖИТЕЛЬНОМУ и ОТРИЦАТЕЛЬНОМУ ПЕРЕПАДАМ ВХОДНОГО СИГНАЛА
US3048785A (en) Pulse generating and timing circuit for generating paired pulses, one more narrow than the other
ES402247A1 (es) Perfeccionamientos en generadores de impulsos de fases mul-tiples sensibles a la frecuencia.
SU487462A1 (ru) Умножитель частоты
GB1125271A (en) Pulse generating system
SU586558A1 (ru) Временной дискриминатор
SU484629A1 (ru) Генератор одиночных импульсов
SU839041A1 (ru) Частотный дискриминатор
SU372675A1 (ru) Генератор импульсов
SU588621A2 (ru) Устройство дл формировани одиночного импульса
SU515265A1 (ru) Формирователь импульсов
JPS5538604A (en) Memory device
SU389622A1 (ru) Импульсный фазовый дискриминатор
SU886234A1 (ru) Цифровой фазовый детектор
SU817992A1 (ru) Устройство дл задержки импульсов
SU1241243A1 (ru) Трехканальное устройство дл мажоритарного выбора асинхронных сигналов
SU494844A1 (ru) Формирователь одиночных импульсов
SU391729A1 (ru) УСТРОЙСТВО дл ФОРМИРОВАНИЯ ИМПУЛЬСОВ РАЗНОСТНОЙ ЧАСТОТЫ
SU790120A1 (ru) Устройство дл синхронизации импульсов
SU455468A1 (ru) Формирователь импульсов по переднему и заднему фронту входного импульса
SU497718A1 (ru) Устройство формировани псевдослучайных сигналов сложной структуры
SU684731A1 (ru) Синхронизатор импульсов
SU714636A1 (ru) Управл емый формирователь импульсов
SU464070A1 (ru) Синхронизирующее устройство