SU387359A1 - Ячейка многотактного дешифратора - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и си,стем автоматического поиска информации и .предназначено дл  использовани  в качестве базового элемента устройств последовательного дешифрировани  (многотактвых дешифраторов).

Известно устройство дл  автоматического однозначного поиска информации, выполн ющее последовательное дешифрирование, дл  которого используютс  входные многоразр дные регистры (дл  промежуточного запоминани  символов входного алфавита), входные дешифраторы и дешифрирующа  матрица. Дл  запоминани  одного символа входного алфавита здесь требуетс  несколько двои ных запоминающих элементов, причем основное запоминание производитс  в оперативном запоминающем устройстве (ОЗУ) информационной машины, что требует обращени  к ОЗУ в процессе дешифрировани  и потому снижает быстродействие устройства.

Предложенна   чейка многотактного дешифратора отличаетс  тем, что первый вход первой схемы совпадени  соединен со входной шиной данной  чейки, а второй вход этой же схемы совпадени  соединен с выходами усилителей предыдущих  чеек многотактного дешифратора, выход усилител  данной  чейки соединен со входом второй схемы совпадени  этой же  чейки и со входами первых

схем совпадени  последующих  чеек, выход схемы «ИЛИ соединен с нулевым входом входного триггера, а входы соединены с нулевыми выходами входных триггеров последующих  чеек, нулевой выход входного триггера данной  чейки соединен со входами схем «ИЛИ предыдущих  чеек.

Это позвол ет упростить  чейку в результате использовани  только одного элемента пам ти дл  запоминани  символа входного алфавита , расширить функциональные возмож ности многотактного дещифратора путем расширени  словар  в процессе эксплуатации информационной машины, ПОВЫСИТЬ быстродействие многотактного дешифратора в результате исключени  обрашений к ОЗУ машины.

На чертеже изображена схема предложенной  чейки.

Ячейка содержит схему совпадени  /, входной триггер 2, усилитель 3, схему совпадени  4, выходной триггер 5, схему «ИЛИ 6, вход 7 «разрешение дешифрации, который соединен с выходами усилителей 3 предыдущих  чеек, входную шину 8, по которой подаетс  сигнал «символ входного алфавита, вход 9 сигнала «пробел (окончание слова), вход Ю сигнала «сброс, выход 11 сигнала обратной св зи, соединенный со входами схем «ИЛИ 6 предыдуших  чеек, выходы 12 сигналов «разрешение дешифрации дл  последующих

 чеек, пр мой и инверсный выходы 13 и 14, входы 15 сигналов обратной св зи с последующих  чеек.

Ячейка работает следующим образом.

В исходном состо нии оба триггера 2 и 5  чейки  аход тс  в нулевом состо нии, а на входе 7 «разрещение дешифрации сигнал отсзтствует . Тотда при поступлении сигналов (в любом пор дке) на шину 8 и входы 9 и 10 состо нне  чейки не измен етс .

Нормальный рабочий цикл  чейки обеспечиваетс  последовательной подачей на нее сигналов «разрешение дешифрации по входу 7, «символ входного алфавита  о щипе 8, «пробел по входу 9.

После первых двух сигналов (одии из которых  вл етс  потенциальным, а второй - импульсным ) триггер 2 установитс  в единичное состо ние, и на выходах 12 по в тс  сигналы «разрещение дешифрации дл  всех последующих  чеек, а иа предыдущие  чейки через ВЫХОД 11 поступит импульсный сигнал обратной св зи. Таким образом, при срабатывании данной  чейки оказывааотс  сброщенными входные триггеры 2 всех предыдущих  чеек.

После сигнала «пробел  чейка выдает выходные сигналы (через выходы 13 и 14), которые могут долго сохран тьс  выходным триггером 5. Последний может быть сброшен в исходное состо нне только сигналом «сброс через вход 10.

Предмет изобретени 

Ячейка многотактного дешифратора, содержаща  первую и вторую схемы совпадени , выходы которых соединены с единичными входами входного и выходного триггера соответственно , усилитель, вход которого соединен с единичным выходом входного триггера, схему ИЛИ, отличающа с  тем, что, с целью упрощени   чейки, повыщени  быстродействи  и расширени  функциональных возможностей

многотактного дешифратора, первый вход первой схемы совпадени  соединен со входной шиной данной  чейки, а второй вход этой же схемы совпадени  соединен с выходами усилителей предыдущих  чеек многотактного дешифратора , выход усилител  данной  чейки соединен со входом второй схемы совпадени  этой же  чейки и со входами первых схем совпадени  последующих  чеек, выход схемы ИЛИ соединен с нулевым входом входного

триггера, а входы соединены с нулевыми выходами входных триггеров последующих  чеек, нулевой выход входного триггера данной  чейки соединен со входами схем ИЛИ предыдущих  чеек.

М,