SU332578A1 - REVERSIBLE INVERTING REGISTRY. VOGOLYUZNAYA ^^^^ • ^ • Ш1штт ^ '' B Lis Lis TETKA - Google Patents
REVERSIBLE INVERTING REGISTRY. VOGOLYUZNAYA ^^^^ • ^ • Ш1штт ^ '' B Lis Lis TETKAInfo
- Publication number
- SU332578A1 SU332578A1 SU1443537A SU1443537A SU332578A1 SU 332578 A1 SU332578 A1 SU 332578A1 SU 1443537 A SU1443537 A SU 1443537A SU 1443537 A SU1443537 A SU 1443537A SU 332578 A1 SU332578 A1 SU 332578A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- lis
- cells
- cell
- inverting
- reversible
- Prior art date
Links
- 230000002441 reversible Effects 0.000 title description 2
- 210000004027 cells Anatomy 0.000 description 38
- 238000004804 winding Methods 0.000 description 4
- 230000000875 corresponding Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Description
Изобретение относитс к области импульсной техники, а именно к реверсивным инвертирующим регистрам, и может быть использовано в устройствах вычислительной техники, в частности в схемах К-значной логики, автоматики и приборостроени .The invention relates to the field of pulsed technology, namely, reversible inverting registers, and can be used in computing equipment devices, in particular, in K-valued logic, automation and instrument engineering circuits.
Известны схемы регистров, построенных на феррит-транзисторных чейках с диодами либо без диодов.Known schemes registers built on ferrite-transistor cells with diodes or without diodes.
Однако применение диодов либо уменьшает надежность работы устройств и нагрузочную способность чеек, либо требует большого числа феррит-транзисторных чеек.However, the use of diodes or reduces the reliability of the device and the load capacity of the cells, or requires a large number of ferrite-transistor cells.
Цель изобретени - упрощение регистра и повышение его надежности.The purpose of the invention is to simplify the register and increase its reliability.
Эта цель достигаетс путем использовани двухтактного регистра сдвига, дополненного четырьм чейками дл управлени направлением продвижени информации, при этом коллекторна цепь, каждой запоминающей чейки соединена с обмотками записи предыдущей и последующей чеек и с эмиттерами соответствующих управл ющих чеек, обмотки записи которых подключены к шинам направлени сдвига. Обмотки считывани запоминающих и управл ющих чеек соединены с щинами соответствующих посто нных тактов .,This goal is achieved by using a push-pull shift register, supplemented by four cells to control the direction of advancement of information, with the collector circuit, each storage cell connected to the record windings of the previous and next cells and the emitters of the corresponding control cells, which write windings are connected to the shift direction buses . The read windings of the storing and control cells are connected to the respective constant bars.,
Основой схемы вл етс двухтактный регистр сдвига, выполненный на чейках 1, 2... К, в коллекторные цепи транзисторов которых последовательно включены обмоткиThe circuit is based on a push-pull shift register, made on cells 1, 2 ... K, in whose collector circuits of the transistors the windings are connected in series
записи двух соседних чеек. Выходы обмоток записи чеек /, 2... К, обеспечивающих продвижение информации вправо, объединены в две группы четных и нечетных чеек. Группы четных и нечетных чеек включеныrecords of two adjacent cells. The outputs of the write cell windings I, 2 ... K, which ensure the promotion of information to the right, are combined into two groups of even and odd cells. Groups of even and odd cells are included
в цепи эмиттеров транзисторов управл ющих чеек соответственно К+3 и /(+4. Аналогично , выходы обмоток заниси, обеспечивающих продвижение информации влево, объединены в две группы, четную и нечетную, и включеныin the emitter circuit of the transistors of the control cells, K + 3 and / (+ 4, respectively. Likewise, the outputs of the windings are lowering, providing information to the left, are combined into two groups, even and odd, and included
в эмиттерные цени транзисторов управл ющих чеек К+1 и /С+2. Обмотки считывани нечетных чеек 1, 3, 5, ...К+1, /(+3 соединены в последовательную цепь, на вход которой посто нно подаютс импульсы в такте t.into emitter values of K + 1 and / C + 2 control cell transistors. The reading windings of the odd-numbered cells 1, 3, 5, ... K + 1, / (+ 3 are connected in a series circuit, to the input of which pulses are continuously applied in the cycle t.
Аналогично, на вход цепи, полученной последовательным соединением обмоток считывани четных чеек 2, 4,. .. /(+2, /С+4, посто нно подаютс импульсы в такте t-j-2. Обмотки записи чеек /С+2 и /(+4 включены в коллекторные цепи транзисторов чеек К, и /С-|-3 соответственно, а обмотки записи чеек К. и /С-|-3 включены в коллекторные цени транзисторов чеек /C-f-2 и Я+4 соответственно . На вход обмотки записи чейки КЧ-З, шени чейки , один раз в такте t + 3 подаетс управл ющий импульс дл продвижени информации вправо, а на вход обмотки записи чейки К+1, последовательно соединенной с обмоткой гашени чейки /С+3, 5 в такте t+1 подаетс один раз управл ющий импульс дл продвижени информации влево. Работает устройство следующим образом. На вход обмотки записи чейки К-}-3. один раз в i + 3-м такте подаетс управл ющий им- 10 пульс, записывающий «единицу в чейку /С+3 и гас щий возможную «единицу в чейке К+1. С приходом импульсов в i-м и i+2-м тактах единица будет записыватьс из чейки /С+3 в чейку +4 и обратно. При 15 подаче импульсов в тактах i и i-f-S будут открыты транзисторы чеек /С+3 и /С+4 соответственно , что даст возможность продвижению вправо информации, поступающей на вход обмотки записи чейки 1. Аналогично, 20 подача управл ющего импульса в i+1-м такте обеспечит с приходом импульсов в i-м и i+2-м тактах поочередное открывание транзисторов чеек К+1 и K-i-2, что даст возможность продвижению информации влево. Пр мое или инверсное значение переменной в зависимости от направлени продвижени информации выдаетс с выхода чейки /. Предмет изобретени Реверсивный инвертирующий регистр, выполненный на запоминающих и управл ющих магнитно-транзисторных чейках, отличающийс тем, что, с целью упрощени регистра и повышени его надежности, коллекторна цепь каждой запоминающей чейки соединена с обмотками записи предыдущей н последующей чеек и с эмиттерами соответствующих управл ющих чеек, обмотки записи которых подключены к щинам направлени сдвига, а обмотки считывани запоминающих и управл ющих чеек соединены с щинами соответствующих посто нных тактов.Similarly, to the input of a circuit obtained by connecting in series the windings of reading even cells 2, 4 ,. .. / (+ 2, / C + 4, pulses are constantly applied in the tj-2 cycle. The write cell windings / C + 2 and / (+ 4 are included in the collector circuits of the transistors K and / C- | -3 , and the write cell windings K. and / C- | -3 are included in the collector values of the cell transistors / Cf-2 and I + 4, respectively. To the input of the write cell winding QC-3, cheni cell, once in the t + 3 cycle, a control impulse to move the information to the right, and the input of the recording cell's winding K + 1, connected in series with the cell blanking coil / C + 3, 5, in the t + 1 cycle, a control pulse is applied once The information operates to the left. The device works as follows: A control pulse is sent to the input of the cell recording winding K -} - 3. Once in the i + 3rd cycle, a control pulse is written, recording a "unit into the cell / C + 3 and dying "Unit in the K + 1 cell. With the arrival of pulses in the i-th and i + 2 clock cycles, the unit will be written from the cell / C + 3 into the cell +4 and back. With 15 pulses being applied in the i and ifS pulses, the transistors will open cells / С + 3 and / С + 4, respectively, which will enable the information to the entry winding of cell 1 to move to the right. Similarly, 20 feed control pulse in the i + 1-th cycle with the arrival of pulses in the i-th and i + 2-nd cycles will provide alternate opening of the transistors of the K + 1 and K-i-2 cells, which will allow the information to move to the left. The direct or inverse value of the variable, depending on the direction of information advancement, is output from the cell output. The subject of the invention is a reverse inverting register made on the storage and control magneto-transistor cells, characterized in that, in order to simplify the register and increase its reliability, the collector circuit of each memory cell is connected to the windings of the previous record and the next cells and emitters of the corresponding control cells the cells whose recording windings are connected to the shear directions, and the read windings of the memory and control cells are connected to the corresponding constant cycles.
1 212
Publications (1)
Publication Number | Publication Date |
---|---|
SU332578A1 true SU332578A1 (en) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2740063B2 (en) | Semiconductor storage device | |
US3984815A (en) | Time of event recorder | |
CN112949229B (en) | Superconducting high-speed memory | |
US3289169A (en) | Redundancy reduction memory | |
SU332578A1 (en) | REVERSIBLE INVERTING REGISTRY. VOGOLYUZNAYA ^^^^ • ^ • Ш1штт ^ '' B Lis Lis TETKA | |
KR100217267B1 (en) | Memory device having switching circuit for control internal address | |
US4034301A (en) | Memory device with shift register usable as dynamic or static shift register | |
US3145369A (en) | Magnetostrictive stability device | |
JPH03252991A (en) | Semiconductor memory device | |
SU1671047A1 (en) | Dynamical shift register | |
US5381378A (en) | Semiconductor memory device | |
SU875457A1 (en) | Accumulator for storage | |
SU151880A1 (en) | CASCADE COUNTER | |
SU640300A1 (en) | Arrangement for storing and converting information | |
JPS61194909A (en) | Digital signal delay circuit apparatus | |
JP2667702B2 (en) | Pointer reset method | |
SU337950A1 (en) | FERRITE-TRANSISTOR BINARY DYNAMIC COUNTER | |
SU245453A1 (en) | REVERSE SHIFT REGISTER | |
SU407396A1 (en) | BUFFER STORAGE DEVICE | |
SU1575237A1 (en) | Buffer memory | |
SU476601A1 (en) | Digital information shift device | |
SU1425781A1 (en) | Memory drive | |
JPS62141694A (en) | Semiconductor memory device | |
SU450233A1 (en) | Memory device | |
SU602947A1 (en) | Microprogramme-control device |