SU312285A1

SU312285A1 - DEVICE FOR AUTOMATIC INSPECTION CONVERTER ANGLE - CODE

Info

Publication number: SU312285A1
Application number: SU1386526A
Authority: SU
Original assignee: В. Г. Домрачев, Б. С. Мейко , А. Ф. Мораев

Description

Изобретение относитс к области автоматики и вычислительной техники дл проверки преобразователей угол - код.The invention relates to the field of automation and computer technology for checking angle-code converters.

Известны устройства дл автоматической проверки преобразователей угол - код, содержащие приводной механизм, генератор стабильной частоты, блок дешифрации уровней квантовани , блок формировани эталонных сигналов времени и блок регистрации результатов проверки. Недостатком известных устройств вл етс невысока надежность проверки .Devices are known for automatically checking angle-code converters comprising a drive mechanism, a stable frequency generator, a decoding unit for quantization levels, a unit for generating reference time signals, and a unit for recording test results. A disadvantage of the known devices is the low reliability of verification.

С целью повышени надежности проверки преобразователей угол -г код в предложенном устройстве установлены блок контрол синхронизма , блок фор1у1ировани временных интервалов и блок контрол отсутстви сбоев, вход которого соединен с одним выходом блока формировани временных интервалов, другой выход которого подключен к входу блока регистрации результатов проверки, а один из входов соединен с выходом блока формировани эталонных сигналов времени, другой вход подключен к выходу блока дешифрации уровней квантовани , второй выход которого соединен с входом блока контрол синхронизма. Другой вход этого блока подключен к выходу блока формировани эталонных сигналов времени.In order to improve the reliability of checking converters, the angle π code in the proposed device has a synchronization control unit, a time interval shaping unit and a no-fault control unit, the input of which is connected to one output of the time interval shaping unit, another output of which is connected to the input of the check result recording unit, and one of the inputs is connected to the output of a unit for generating reference time signals, another input is connected to the output of a decryption block of quantization levels, the second output is It is connected to the input of the synchronization control unit. The other input of this block is connected to the output of the block forming reference time signals.

Устройство состоит из приводного механизма /, генератора стабильной частоты 2, блока 3 формировани эталонных сигналов времени , блока 4 дешифрации уровней квантовани преобразовател , блока 5 формировани временных интервалов, соответствующих ошибке преобразовател ; блока 6 регистрации результатов проверки, блока 7 контрол синхронизма угла поворота и эталонных сигналов времени; блока 8 контрол отсутстви сбоев в блоке 5.The device consists of a drive mechanism /, a generator of stable frequency 2, a block 3 for generating reference time signals, a block 4 for decoding the quantization levels of the converter, a block 5 for forming time intervals corresponding to the error of the converter; unit 6 for recording the results of the check, unit 7 for monitoring the synchronism of the rotation angle and the reference time signals; block 8 control the absence of failures in block 5.

Блок 3 включет в себ счетчики импульсов 9 и 10, соединенные последовательно через клапан //с генератором 2. Разр дность счетчиков 9 и W регулируетс , например, посредством переключени тумблеров в зависимости от разр дности испытуемого преобразовател . Приводной механизм состоит из двигател 12, источника 13 питани двигател и понижающего редуктора 14, передаточное число которого выбрано таким, чтобы выходной вал редуктора совершил один оборот (несколько оборотов дл многоотсчетного преобразовател ) за врем , необходимое дл испытани Unit 3 includes pulse counters 9 and 10, connected in series through valve // with generator 2. The counters 9 and W are adjustable, for example, by switching toggle switches depending on the size of the converter being tested. The drive mechanism consists of a motor 12, a motor power supply 13 and a reduction gear 14, the gear ratio of which is chosen such that the output shaft of the gear reducer takes one turn (several turns for the multi-digit converter) for the time required for testing

преобразовател 15.converter 15.

Передаточное число редуктора, режим работы двигател и пересчетна схема счетчика 9 выбраны такими, чтобы за врем поворота вала преобразовател на один оборот (невано число импульсов, равное числу дискретов испытуемого преобразовател , например, дл двоичной системы счислени 2, где п - число разр дов преобразовател . Блок 4 включает в себ дешифратор 16 нулевого положени первого кванта преобразовател , дающий разрешение на поступление в блок 5, во-первых, эталонных сигналов времени с блока 3, во-вторых, через логическую схему 17, дифференцируюшую цепь 18 и клапан 19 сигналов смены кода преобразовател . Блок 5 посредством логической схемы 20 и счетного триггера 21 осуществл ет формирование временных интервалов, соответствующих ошибке воспроизведени квантованных уровней преобразовател . Блок 6 состоит из двух групп идентичных схем. Такое построение блока необходимо дл распознавани знака ошибки квантовани преобразовател . Блок 7 включает в себ счетчик 22, соединенный со счетчиком 10 и через дифференцирующую цепь 23 с дешифратором 16, дешифратор 24, схему задержки (одновибратор ) 25 и логическую схему 26. Дл контрол правильной работы блока 5 формировани временных интервалов, соответствуюших измер емой ошибке преобразовател , в устройство введен блок 8 контрол отсутстви сбоев в блоке 5, сигнализируюший о правильном положении счетного триггера 21 по окончании испытаний. Б случае наличи сбо на схемах 27, 28, 20, 21 веро тность возникновени которого весьма мала, импульс с дешифратора 24 через линию задержки 29 осуществл ет в конце испытаний сброс триггера 21 в исходное положение , соответствующее началу испытаний. Устройство работает следующим образом. Бал преобразовател приводитс во вращение с посто нной скоростью через редуктор 14 электродвигателем 12, необходима стабилизаци скорости вращени которого может достигатьс различными пут ми. Б частности , дл синхронного двигател необходимо иметь высокую стабильность частоты питающего напр жени , что легко реализовать с помощью кварцеванного источника питани . С генератора стабильной частоты 2 через клапан 11, который открываетс сигналом с триггера 30, в момент формировани преобразователем первого кванта начинают поступать импульсы на счетчик 9. Схема счетчика устроена так, что в зависимости от числа разр дов испытываемого преобразовател , тумблерами набираетс така комбинаци , при которой с выхода счетчика 9 через дифференцирующую цепь 31, логическую схему 27 на схему 20 подаютс импульсы со скважностью , соответствующей расчетным значени м времени смены кода преобразовател известной разр дности. который, во-первых, возвращает триггер 30 в начальное положение, и, во-вторых, фиксируетс счетчиком 22. Число разр дов в счегчике 10 с помощью тумблеров выбираетс равным числу разр дов преобразовател . Б тот момент, когда преобразователь при вращении вала займет положение, соответствующее первому кванту, сигнал с дешифратора 16 через дифференцирующую цепь 23 опрокидывает триггер 32, в результате чего огкрываетс клапан 19, обеспечивающий прохождение сигналов с логической схемы П в схему 20, Таким образом, на схему 20 подаютс импульсы , во-первых, от блока формировани эталонных сигналов времени, во-вторых, с испытуемого преобразовател в момент смены кода. Независимо от того, какой импульс пришел первым на схему 20, опрокидываетс триггер 21 и находитс в этом положении до тех пор, пока второй импульс не вернет его в исходное положение. Брем между приходом эталонного и фактического импульсов и определ ет ошибку воспроизведени квантованпых уровней преобразовател , котора отмечаетс регистрирующим прибором 33. Если эталонный и фактический сигналы совпадают по времени, схемы 27 и 28, не дадут пройти сигналам на схему 20 и триггер 21. Б противном случае произошло бы ложное опрокидывание триггера 21 до прихода следующей пары сигналов, так как схемой 20 и триггером 21 два совпавших по времени сигнала были бы прин ты как один. Схемы совпадени 34 и 35 служат дл того , чтобы определить какой знак должен иметь сигнал на регистрирующем приборе 33 в зависимости от того, какой на каждой паре сигналов, приход щих па входы схемы 20, пришел раньше - эталонный или фактический . Б течение времени, соответствующего ошибке воспроизведени очередного уровн преобразовател , триггер 21 находитс в состо нии , противоположном исходному. Бследствие этого перебрасываетс в противоположное исходное положение триггер 36 (или 37), и в течение этого времени работает интегрирующа цепь 38 (или 39), формиру сигнал на регистрирующем приборе, соответствующий измер емой ошибке, Блок 7 работает следующим образом. Б начале измерений при вращении преобразовател первый сигнал с дешифратора 16 поступает на счетчик 22. Когда преобразователь в конце испытаний вновь займет то же положение с дешифратора 16 вновь поступает сигнал на счетчик 22. При заполнении счетчика 22 до «двух с дешифратора 24 снимаетс сигнал, который через схему задержки 25 в течение времени задержки воздействует на один из двух входов схемы 26. При формировании выходного сигнала па счетчик 10 счетчик 22 заполн егThe gear ratio of the gearbox, the mode of operation of the engine and the recalculation circuit of counter 9 are chosen so that during the converter shaft rotation one revolution (the number of pulses is equal to the number of samples of the converter under test, for example, for binary number 2, where n is the number of converter bits Block 4 includes a decoder 16 of the zero position of the first quantum of the converter, which gives permission for the input of block 5, first, of the reference time signals from block 3, secondly, through logic 17, differential Circuit 18 and valve 19 for changing the code of the converter. Block 5, using logic circuit 20 and counting flip-flop 21, creates time intervals corresponding to the playback error of the quantized levels of the converter. Block 6 consists of two groups of identical circuits. transducer quantization errors. Block 7 includes a counter 22 connected to counter 10 and through a differentiation circuit 23 with a decoder 16, a decoder 24, a delay circuit Ator) 25 and logic circuit 26. To monitor the correct operation of block 5 for the formation of time intervals corresponding to the measured error of the converter, block 8 for the control of the absence of malfunctions in block 5 is entered into the device, indicating the correct position of the counting trigger 21 upon completion of the tests. If there is a failure in circuits 27, 28, 20, 21, the probability of occurrence of which is quite small, the pulse from the decoder 24 through the delay line 29 performs at the end of the test reset of the trigger 21 to the initial position corresponding to the beginning of the tests. The device works as follows. The converter ball is driven into rotation at a constant speed through the gearbox 14 by the electric motor 12, the stabilization of the rotational speed of which can be achieved in various ways. In particular, for a synchronous motor, it is necessary to have a high frequency stability of the supply voltage, which is easy to implement with a quartz power source. From the stable frequency generator 2, through valve 11, which opens with a signal from trigger 30, at the moment when the converter converts the first quantum, pulses begin to arrive at counter 9. The counter circuit is designed so that, depending on the number of bits of the converter being tested, the dials dial which from the output of the counter 9 through the differentiating circuit 31, the logic circuit 27 to the circuit 20 is pulsed with a duty cycle corresponding to the calculated values of the time of changing the code of the converter of the known bit dnost. which, firstly, returns the trigger 30 to the initial position, and, secondly, is fixed by the counter 22. The number of bits in the locker 10 is selected with the help of toggle switches equal to the number of digits of the converter. At that moment, when the converter, when the shaft rotates, takes the position corresponding to the first quantum, the signal from the decoder 16 through the differentiating circuit 23 overturns the trigger 32, as a result of which the valve 19 is covered, allowing the signals from the logic circuit II to flow into the circuit 20. The circuit 20 is supplied with pulses, firstly, from a unit for generating reference time signals, and secondly, from the tested transducer at the moment of code change. Regardless of which pulse first arrives at circuit 20, trigger 21 overturns and is in this position until the second pulse returns it to its original position. The burden between the arrival of the reference and the actual pulses and determines the reproducing error of the quantized levels of the converter, which is noted by the recording device 33. If the reference and actual signals coincide in time, circuits 27 and 28 will not allow signals to pass to circuit 20 and trigger 21. Otherwise a false rollover of trigger 21 would occur before the arrival of the next pair of signals, since by circuit 20 and trigger 21, two matched signals would be received as one. The coincidence circuits 34 and 35 serve to determine which sign the signal on the registering device 33 should have, depending on which pair of signals arriving on the inputs of the circuit 20 came earlier - reference or actual. For a time corresponding to the playback error of the next level of the converter, the trigger 21 is in the state opposite to the initial one. Consequently, trigger 36 (or 37) is moved to the opposite initial position, and during this time the integrating circuit 38 (or 39) operates, generating a signal on the recording device corresponding to the measured error, Block 7 works as follows. At the beginning of the measurement, when the converter rotates, the first signal from the decoder 16 is fed to counter 22. When the converter at the end of the test again takes the same position, the signal from counter 16 also returns to counter 22. When the counter 22 is filled to "two, the signal from the decoder 24 is removed through the delay circuit 25 during the delay time it acts on one of the two inputs of the circuit 26. When forming the output signal on the counter 10, the counter 22 fills it