SU293215A1 - - Google Patents

Description

Предлагаемое устройство относитс  к области спектрального анализа и .может быть использовано дл  .построени  устройств спектрального анализа сигналов инфразвуковых частот.

Известны измерители спектр а ль-ной плотности 1ПО коррел ционной функции, содержащие входное, за.поминающее управл ющее, усредн ющее и регистрирующее устройства, а также тене;ратор синусоидальных напр жений и схему умножени .

Однако известные устройства обладают низкой точностью, обусловленной многохратными последовательными преобразовани ми вида представлени  измеренной коррекционной функции, малым быстродействием, обусловленным как наличием многократных преобразований Вида представлени  коррел ционной функции, так и временным разделением операции измерени  спектральной плотности на три последовательных этапа: измерение коррел ционной функции R (т) входного сигнала; промежуточна  регистраци  измеренной функции R (т) в запоминающем устройстве и измерение собственно спектральной плотности S (со).

С Целью повышени  точности и быстродействи  измерени  предлагаемое устройство снабжено блоком дискриминации, состо щим из усилител -инвертора, дискриминаторов ординат и знака и временных квантователей, блоком электронно-дискретной задержки, состо щим из триггеров; блоком управлени  и синхронизации, состо щим из генератора тактов, делителей частоты и устройства посто нной задержки, блоком арифметического устройства, состо щим из коммутатора, схем совпадени , дискриминаторов знаковых совпадений , схем сборки импульсов, реверсивпого счетчика и индикатора, при этом входы первых триггеров первого и второго каналов блока электронно-дискретной задержки соединены с выходами временных квантователей каналов дискриминатора ординат блока

дискриминации. Вход первого тр иггера третьего канала блока электронно-дискретной задержки соединен с выходом временного квантовател  каиала дискриминатора знака блока дискриминации, вторые входы каждого триггера блока электронно-дискретной задержки соединены с выходом устройства посто нной задернски блока управлени  и синхронизации . Выходы триггеров первого и второго каналов блока электронно-дискретной

задержки соединены с четырьм  схемами совпадени  соответствующего канала арифметического устройства. Ко вторым входам схем совпадени  подсоединены выходы временных квантователей блока дискриминации. Третьи

знакового соответстви  подключены к коммутатору , а четвертые входы св заны с генератором тактов блока управлени  и синхронизачи  через соответствующие делители частоты , св занные с выходами блока установки коэффициентов делени . Все выходы схем совпадени  через схему сборки имиульсов св заны со входом реверсивного счетчика, второй вход которого соединен через схему сборки импульсов с дискриминаторами з гакового соответстви  каналов блока ар1-1фметического устройства, а выход - с индикатором .

На чертеже представлена блок-схема (Предлагаемого устройства дл  измерени  спектральной .плотности сигналов инфразвуковых частот.

Устройство состоит из блока дискриминации /, содержащего усилитель-инвертор 2, дискриминатор ординат 3, дискриминатор знака 4 и временные квантователи 5, 6 и 7, блока электронно-дискретной задержки 8, состо щего из трех каналов задержки, первой ИЗ которых состоит из триггеров 9-11, второй - из триггеров 12-14 и третий - из триггеров 15-17, блока управлени  и синхронизации 18, содержа-щего генератор тактов 19, делители 20-30 частоты, блок 31 установки коэффИциентов делени  « устройство 32 посто нной задержки, арифметического устройства 33, содержащего коммутатор 34, схемы совпадени  35-46, дискриминаторы 47-49 знаковых совпадений, схе.иы 50 и 51 сборки импульсов, реверсивный счетчик 52 и индикатор 53.

Устройство работает следующим образом.

Входной сигнал х (t) поступает на усилитель-инвертор 2 блока ди-скриминации, модуль сигнала л:(0 поступает с одного выхода усилител -инвертора 2 на дискриминатор ординат .3, а с его другого выхода усиленный входной сигнал поступает на дискриминатор знака 4. В дисК|риминатаре ординат 3 -происходит разделение сигнала -по интервалам и формирование импульсных последовательностей , длительность импульсов в которых пропорциональны времени пребывани  сигнала в соответствующих интервалах. Далее импульсы поступают на временные квантователи 5 И 6. Импульсна  последовательность с выхода дискриминатора знака, несуща  информацию о текущей пол рности сигнала , Поступает на один вход временного квантовател  7. На вторые входы временных квантователей 5-7 поступают импульсы с выхода генератора тактов 19 через делители 23 и 30 частоты. После врем имнульсного преобразовани  в блоке дискриминации / сигналы поступают на схему совпадени  55- 46 и в блок электронно-дискретной задержки 8, состо щий из последовательно соединенных триггеров 9-17. Работой триггеров блока 8 управл ют выходные импульсы устройства 32 посто нной задержки. Число каналов задержки бло-ка 8 определ етс  количеством

интервалов дискриминатора ординат 3, которое выбираетс  в зависимости от требуемой точности анализа. В блоке 8 предусмогрен дополнительный канал дл  задержки знаковой информации.

Триггеры каналов задержки стро тс  по схеме с раздельными входами. Импульсы с выхода блока 32 осуществл ют сдвиг поступающей информации вдоль последовательной цепи триггеров каждого канала блока задержки 8. Нр-и перебросе триггеров 9, 12 и J5 импульсы с первых выходов триггеров поступают на входы тригге;ров 10, 13 и 16, а со вторых выходов - на схемы совпадени  35-38 и дискриминатор 47 знакового соответстви  первого канала ар-ифметического устройства 33. На вторые входы этих схем совпадени  поступают импульсы с выходов временных квантователей 5-7 блока дискриминации 1.

На Третьи входы схем совпадени  поступают импульсы с выхода делителей частоты 20 и 21. Чет1ве;ртые входы схем совпадени  35-46 и дискриминаторы 47-49 знаковых совпадений подсоединены к выходам коммутатора 34, на вход которого поступают и-мпульсы с делител  частоты 29, Частота следовани  импульсов на выходе последнего в п раз больше частоты следовани  импульсов с делител  30 (га -число триггеров в каждом канале бло1ка 8). Импульсы с вы.ходов схем соВпадени  35--46 поступают через схему сборки импульсов 50 на первый вход реверсивного счетчика 52. В зависимости от состо ни  дискриминатора 47-49 знаковых совпадений , подсоединенных «о второму входу реверсивного счетчика 52 через схему сборки импульсов 51, счетчик переводитс  в режим сложени  или вычитани .

Делители частоты 20-28 блока управлени  и синхронизации 18 представл ют собой фазоимпульсные многоустойчивые эле.мечты, коэффициент делени  которых устанавливаетс  в соответствие с ниже приведен;1ыми формулами, при этом коэффициенты делеНИ  первой группы, состо щей из блоков 20-22, равны:

Л, г .(j

20

11 COS Wj ti

7-,, fr .

(2) (3)

/С2,

5i2 COS DI i

УН F,

$22 COS COj 1

Коэффициенты делени  второй группы, состо щей из блоков 23-25, равны:

т Р

и г .

(4) (5)

;.

ill coscoi- a

т F

И . Коэффициенты делени  третьей Группы, эсто щей из блоков 26-28, равны: Т,, г, , 5п cos т„ Гн fr . «12 Cds WIT УН fr $22 COS Ш1т;„ Гн - интервал интегрировани , РГ - частота генератора тактов, I. Ii2, 22 - весовые коэффициенты, Тп - врем  заде;ржки. Коэффициенты делени  устанавливаютс  с эмощью блока 31 установки коэффициентов елени . Одна ордината спектральной плоскости опедел етс  за врем , равное длительности еализации сигнала x(t). Кажда  следую ,а  ордината спектральной плотности, соотзтствующа  частоте Шъ определ етс  аналоf4HHM образом, при этом коэффициенты дегни  блоков 20-28 устанавливаютс  согласэ формулам (1-9), в которых coi замен ет1 на сог. Результат измерени  каждой ордиаты фиксируетс  индикатором 53. Предмет изобретени  Измеритель спектральной ллотно сти, согржащий входное, реги1стрирующее и управл ющее устройства, отличающийс  тем, что, с целью повышени  точности и быстродействи  измерени , выход каждого временного кванховател  блока дискриминации соединен соответственно с одним  з входов первых триггеров всех каналов блока электронно-дискретной задержки, а ко вторым входа;М каждого триггера блока электропподискретной задержки подсоединен выход устройства -посто нной задержки блока управлени  н синхронизации, при этом выходы триггеров первого и второго каналов блока электронно-дискретной задержки лодключены к одни1М из входов четырех схем совпадени  соответствующих каналов арифметического устройства, вторые входы схем совпадени  соединены с выходами временных квантователей блока дискриминации, третьи входы схем совпадени  и входы дискриминаторов знакового соответстви  подключены к коммутатору, а четвертые входы схем совладени  подсоединены к генератору тактов блока управлени  и синхронизации через соответствующие делители частоты, соедлненные с выходами блока установки коэффициента делени , причем -все выходы схем совпадени  через схему сборки имлульсов соединены с однИМ из входов реверсивного счетчика , второй вход которого подсоединен через вторую схему сборки имлульсов ic выходами дискриминаторов знакового соответстви  арифметического устройства.