SU291338A1 - ПРЕОБРАЗОВАТЕЛЬ АМПЛИТУДЫ ИМПУЛЬСОВ В ЦИФРОВОЙ КОД1г-ПАТЕНТНО-Т?ХШГ1ЕСКА{^БИБЛИОТЕКА - Google Patents

Description

Изобретение относитс  ко входным устройствам многоканальных анализаторов амнлитуд электрических импульсов. Устройство может быть применено в  дерной физике и других област х техники.

Известны преобразователи амплитуды импульсов в цифровой код, в которых применен принцип преобразовани  амплитуды во временной интервал с дальнейшим заполнением этого интервала пачкой импульсов, с открытым входом и индикацией конца зар да, зар дом емкости через диод с обратной св зью, схемой блокировки входа на врем  кодировани  и регистрации импульса.

В известных устройствах входна  блокировка срабатывает от дискриминатора тока, служащего одновременно индикатором конца зар да и разр да. Дл  продлени  блокировки входа включают быстрый разр д. В индикации конца разр да участвуют диод с обратной св зью, специальный усилитель, ключ запретов и дискриминатор тока, включенные последовательно . Схема управлени  считыванием отсутствует. Сигнал считывани  попадает на одновибраторы, которые задают посто нное мертвое врем , продлева  блокировку входа на врем  регистрации. Фазировка конца пачки - однократна  и производитс  положительной фазой генератора кода.

када управлени  блокировкой подключен ко входу блокировки зар дного устройства, другой вход которого соединен с выходом нульоргана блока предварительного анализа, а

вход импульсов запуска - с выходом триггера блокировки. Вход запуска последнего соединен с выходом индикатора конца зар да, а вход сброса - с выходом формировател  импульсов считывани  регистра адреса. Оба входа каскада индикации конца разр да соединены непосредственно с выводами запоминающего конденсатора, а выход подключен ко в.ходу запуска каскада управлени  считыванием , выход которого соединен со входом формировател  импульсов считывани .

Это позвол ет повысить быстродействие устройства и улучщить качество регистрируемых спектров при высоких загрузках. На чертеже приведена блок-схема преобразовател .

Входна  клемма / соединена со входом усилител  2. Выход усилител  одновременно подключен ко входу зар дного устройства 3 с блокировкой и входу блока предварительного анализа 4. Выход зар дного устройства подключен к обкладке запоминающего конденсатора J, к другой обкладке которого подключены разр дное устройство 6 и вход диода 7 с обратной св зью. К обеим обкладкам конденсаВход ключа предварительного анализа 9 подключен к выходу диода с обратной св зью, выход - к триггеру 10 времени кодировани . Выход триггера подключен к управл ющему входу схемы пропускани  //, вход которой подключен к выходу генератора кода 12, а выход--ко входу адресного регистра 13, соединенного одним из выходов с разр дным устройством . Выходы предварительного анализа подключены ко входу каскада управлени  блокировкой 14 и ключу предварительного анализа. Второй вход каскада управлени  блокировкой подключен к выходу триггера блокировки 15, один из входов которого подключен к выходу диода с обратной св зью, а другой - к выходу линии задержки 16, который, в свою очередь, подключен к одному из входов адресного регистра. Вход линии задержки соединен с одним из входов адресного регистра и с выходом формировател  импульса считывани  17, вход которого соединен с выходом каскада IS управлени  считыванием, запускающий вход которого соединен с выходом индикатора конца разр да, а поддерживающий вход - с клеммой 19 дл  потенциала внешнего регистратора. Выход индикатора конца разр да соединен (, таклсе со входом схемы фазировки с ноложи . теЛьной фазой генератора кода 20, выход ко Торой соединен со входом схемы фазировки с отрицательной фазой генератора кода 21. Управл ющие входы обеих схем соединены с соответствующими выходами генератора. Код снимаетс  с выходной клеммы 22. Работает устройство следующим образом. Импульс поступает на входную клемму /, проходит через усилитель 2, попадает на зар дное устройство 3 с блокировкой и далее на запоминающий конденсатор 5 с разр дным устройством 6. Конденсатор зар жаетс  через диод 7 с обратной св зью, служащий одновременно индикатором конца зар да. Через ключ предварительного анализа 9 сигнал конца зар да запускает триггер 10 времени кодировани , открывающий схему нронускани  11 генератора 12 имиульсов. кода. При срабатывании второго триггера адресного регистра запускаетс  разр дное устройство 6. Одновременно с концом зар да запускаютс  триггер блокировки 15 и каскад управлени  блокировкой 14, на поддерживающий вход которого потенциал от нуль-органа нредварительного анализа 4 поступает все врем , пока зан т вход преобразовател . Фронтом входного импульса запускаетс  индикатор 8 конца разр да. По окончании разр да запоминающего конденсатора индикатор конца разр да запускает каскад 18 управлени  считыванием и в случае отсутстви  потенциала с внешнего регистратора спадом импульса конца разр да сбрасывает управление считыванием. Это приводит к срабатыванию формировател  импульса считывани  /7. Последний дает импульс считывани  параллельного кода из регистра адреса в пам ть, и схема 18 с некоторой задержкой сбрасывает в «О триггер блокировки и триггеры адресного регистра. При поступлении кода на внешний регистратор с последнего на каскад управлени  считыванием поступает на врем , необходимое дл  регистрации кода, поддерживающий потенциал . Сразу.после освобождени  входа преобразовател  от обработанного импульса блок готов к приему следующего импульса. При поступлении последнего кодирование происходит аналогично, но заканчиваетс  запоминанием кода и переводом каскада управлени  считыванием в «1. Последний не может сброситьс  с «О до окончани  регистрации предыдущего импульса и потенциала от внешнего регистратора . Вход преобразовател  остаетс  закрытым . В момент сброса потенциала регистратора происходит считывание кода, хранившегос  в адресном регистре, и все заканчиваетс  как прежде. Триггер времени кодировани  сбрасываетс  через схемы фазировки с синхронизацией положительной фазой генератора 20 и отрицательной фазой. Сама схема пропускани  тоже работает как схема фазировки с положительной фазой генератора. При этом последние импульсы пачки всегда полновесны. Выходной код снимаетс  с выходной клеммы 22. Предмет изобретени  Преобразователь амплитуды импульсов в цифровой код, содержащий усилитель входного сигнала, выход которого подключен к последовательно соединенным зар дному устройству с блокировкой, запоминающему конденсатору с разр дным устройством, диоду с обратной св зью, ключу предварительного анализа , триггеру времени кодировани  и схеме пропускани  импульсов кода на регистр адреса , подключенные к выходу усилител  блоки предварительного анализа с дискриминаторами уровней в нуль-орган, выход которого соединен с каскадом блокировки, триггер блокировки , выход сброса которого подключен к формирователю импульса считывани  через линию задержки, и каскад индикации конца разр да запоминающего конденсатора, выход которого соединен со входом запуска триггера времени кодировани  через схему фазировки, выполненную, например, в виде схемы совпадени , отличающийс  тем, что, с целью повышени  быстродействи  и улучшени  качества регистрируемых спектров при высоких загрузках , выход каскада управлени  блокировкой, выполненного в виде расширител  импульсов запуска, подключен ко входу блокировки зар дного устройства, другой вход которого соединен с выходом нуль-органа блока предварительного анализа, а вход импульсов запуска- с выходом триггера блокировки; вход запуска последнего соединен с выходом индикатора конца зар да, а вход сброса - с выходом формировател  импульсов считывани  регистра

адреса, оба входа каскада индикации конца разр да соедииены непосредственно с выводами запоминающего конденсатора, а выход

иодключел ко входу заиуска каскада управлени  считыванием, выход которого соединен со входом формировател  имиульсов считывани .

А