SU1751747A1 - Modulo three adder - Google Patents
Modulo three adder Download PDFInfo
- Publication number
- SU1751747A1 SU1751747A1 SU904876747A SU4876747A SU1751747A1 SU 1751747 A1 SU1751747 A1 SU 1751747A1 SU 904876747 A SU904876747 A SU 904876747A SU 4876747 A SU4876747 A SU 4876747A SU 1751747 A1 SU1751747 A1 SU 1751747A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- inputs
- elements
- modulo
- module
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к области вычислительной техники и микроэлектроники и предназначено дли систем контрол в автоматике и вычислительной технике. Цель изобретени - упрощение конструкции и повышение быстродействи сумматора по модулю три. Сумматор по модулю три содержит два элемента ИЛИ 1, 2, мажоритарный элемент 3, два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 4, 5. 1 ил., 1 табл.The invention relates to the field of computer technology and microelectronics, and is intended for control systems in automation and computer technology. The purpose of the invention is to simplify the design and increase the speed of the modulo-three adder. Modulo three adder contains two elements OR 1, 2, majority element 3, two elements ADDITION ON MODULE TWO 4, 5. 1 ill., 1 tab.
Description
Изобретение относится к вычислительной технике и микроэлектронике и предназначено для систем контроля, применяемых в автоматике и вычислительной технике.The invention relates to computer technology and microelectronics and is intended for control systems used in automation and computer technology.
Известен сумматор по модулю три, содержащий шесть элементов И, два элемента ИЛИ, два элемента ИЛИ-HE, два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. четыре входа и два выхода.A modulo-three adder is known, containing six AND elements, two OR elements, two OR-HE elements, two elements MODULAR TWO. four entrances and two exits.
Недостатком указанного сумматора по модулю три является высокая конструктивная сложность.The disadvantage of this adder modulo three is the high structural complexity.
Наиболее близким к предлагаемому по конструкции и функциональным возможностям является сумматор по модулю три, содержащий четыре элементы И, три элемента ИЛИ, два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, четыре входа и два выхода.The closest to the proposed design and functionality is an adder modulo three, containing four AND elements, three OR elements, two elements MODULE TWO, four inputs and two outputs.
Недостатком известного сумматора по модулю три является высокая конструктивная сложность (число входов логических элементов равно 20) и низкое быстродействие, определяемое глубиной схемы и равное 3 т, где т-задержка на вентиль.The disadvantage of the known adder modulo three is the high structural complexity (the number of inputs of logic elements is 20) and low speed, determined by the depth of the circuit and equal to 3 t, where t is the delay to the valve.
Цель изобретения - упрощение конструкции и повышение быстродействия сумматора по модулю три.The purpose of the invention is to simplify the design and increase the speed of the adder modulo three.
Цель достигается тем. что сумматор по модулю три содержит два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. два элемента ИЛИ и мажоритарный элемент, причем входы первого и второго элементов ИЛИ соединены соответственно с входами младших и старших разрядов операндов сумматора, а выходы - с первыми входами соответствующих элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, выходы которых соединены с выходами соответственно младшего и старшего разрядов результата сумматора, входы мажоритарного элемента соединены с входами младших и старших разрядов операндов сумматора, а выход подключен к вторым входам элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА.The goal is achieved by that. that the modulo three adder contains two elements MODULE TWO. two OR elements and a majority element, the inputs of the first and second OR elements being connected respectively to the inputs of the least significant and highest bits of the operands of the adder, and the outputs to the first inputs of the corresponding elements , the inputs of the majority element are connected to the inputs of the lower and higher bits of the operands of the adder, and the output is connected to the second inputs of the elements ADDITION ON MODULE TWO.
На чертеже представлена схема сумматора по модулю три.The drawing shows a diagram of the adder modulo three.
Сумматор по модулю три содержит два элемента ИЛ|Л 1 и 2. Мажоритарный элемент 3 с порогом два, два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 4 и 5, четыре входа 6-9, два выхода 10 и 11.Modulo three adder contains two elements IL | L 1 and 2. Majority element 3 with a threshold of two, two elements MODULE ADDITION TWO 4 and 5, four inputs 6-9, two outputs 10 and 11.
Сумматор работает следующим образом.The adder operates as follows.
Суммируемые операнды X и У задаются двухразрядными двоичными кодами Х=х2Х1.The summed operands X and Y are defined by two-digit binary codes X = x2X1.
У=У2У1, где Xi. yi - младшие разряды операндов: Х2, у?- старшие разряды соответствующих операндов, т.е. Χ=χι+2χ2 и Y=yi+2y2.Y = Y2U1, where Xi. yi are the least significant bits of the operands: X2, and γ are the highest bits of the corresponding operands, i.e. Χ = χι + 2χ2 and Y = yi + 2y2.
В соответствии с выбранным модулем Р=3 каждый операнд может принимать значения 0 (00) и 2(10). Результатом работы сумматора по модулю три является операнд Z. заданный двухразрядным кодом Ζ=ζ2ζι, где Z=zi+ 2 Z2.In accordance with the selected module P = 3, each operand can take values 0 (00) and 2 (10). The result of the adder modulo three is the operand Z. defined by the two-digit code Ζ = ζ2ζι, where Z = zi + 2 Z2.
На входы 6 и 7 подаются значения млад? ших разрядов операндов χι и yi соответственно, на входы 8 и 9 - значения старших разрядов операндов хг и уг соответственно, на выходе 10 реализуется младший разряд zi, а на выходе 11 - старший разряд Z2 операнда Z, где Z=X+Z(mod3).Inputs 6 and 7 are given the values of young? of the most significant bits of the operands χι and yi, respectively, the inputs of 8 and 9 are the values of the highest bits of the operands xi and yy, respectively, at the output 10, the least significant bit zi is implemented, and at the output 11, the highest bit Z2 of the operand Z, where Z = X + Z (mod3 )
Логические функции zi и Z2, значения · которых представлены в таблице, реализу ются сумматором по модулю три согласно следующим аналитическим выражениям:The logical functions zi and Z2, whose values are presented in the table, are implemented by an adder modulo three according to the following analytical expressions:
Z1=(X1 V yi)©M24(xi, у, Х2. уг):Z1 = (X1 V yi) © M 2 4 (xi, y, X2. Yy):
Z2=(X2 V У2)3)М24(Х1, У1, Х2, уг).Z2 = (X2 V Y2) 3) M 2 4 (X1, Y1, X2, yy).
где М24 - функция четырехвходового мажоритарного элемента с порогом два, определяемая как л .where M 2 4 - the function of the four-input majority element with a threshold of two, defined as l.
М 4x1, уч, хг, уг)= xiyiv xix2Vxiy2V У-ухгУ МУ1У2УХ2У2.M 4x1, uch, xx, yy) = xiyi v xix2Vxiy2V U-uhgU МУ1У2УХ2У2.
Предлагаемый сумматор по модулю три характеризуется простотой конструкции и высоким быстродействием. Так, его сложность по числу входов логических элементов по сравнению с известным сумматором уменьшена в 1,66 раза, а быстродействие, определяемое глубиной схемы, повышено в 1,5 раза.The proposed modulo three adder is characterized by simplicity of design and high speed. So, its complexity in terms of the number of inputs of logic elements in comparison with the known adder is reduced by 1.66 times, and the speed determined by the depth of the circuit is increased by 1.5 times.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904876747A SU1751747A1 (en) | 1990-10-22 | 1990-10-22 | Modulo three adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904876747A SU1751747A1 (en) | 1990-10-22 | 1990-10-22 | Modulo three adder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1751747A1 true SU1751747A1 (en) | 1992-07-30 |
Family
ID=21541967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904876747A SU1751747A1 (en) | 1990-10-22 | 1990-10-22 | Modulo three adder |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1751747A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2778676C1 (en) * | 2021-06-17 | 2022-08-23 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Arithmetic unit modulo three |
-
1990
- 1990-10-22 SU SU904876747A patent/SU1751747A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1381488, кл. G 06 F 7/49, 1986. Авторское свидетельство СССР № 1564613,кл G 06 F 7/49,1988. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2778676C1 (en) * | 2021-06-17 | 2022-08-23 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Arithmetic unit modulo three |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4592005A (en) | Masked arithmetic logic unit | |
| US4433372A (en) | Integrated logic MOS counter circuit | |
| US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
| SU1751747A1 (en) | Modulo three adder | |
| JPH035095B2 (en) | ||
| US4139894A (en) | Multi-digit arithmetic logic circuit for fast parallel execution | |
| JP2519227B2 (en) | Parallel rebinary adder circuit with grouping stages including dynamic logic circuit for increasing carry propagation speed | |
| US4704701A (en) | Conditional carry adder for a multibit digital computer | |
| US4675838A (en) | Conditional-carry adder for multibit digital computer | |
| US4955015A (en) | Self-controlled concentrator operating packet-synchronized for fast data packet switching networks | |
| US6978290B2 (en) | Carry ripple adder | |
| US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
| RU1830528C (en) | Modulo-three adder | |
| JPS6230451B2 (en) | ||
| US7039667B1 (en) | 4-2 compressor | |
| US4531209A (en) | Self-routing steering network | |
| SU1575172A1 (en) | Four-channel one-digit adder | |
| RU2030783C1 (en) | Device for determination of number of units in binary eight-digit code | |
| US4411009A (en) | Digital dual half word or single word position scaler | |
| SU1564614A1 (en) | Parallel counter-type adder | |
| RU1798777C (en) | Modulo-three adder | |
| US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
| SU1479928A1 (en) | Four-input single-bit adder | |
| SU244712A1 (en) | DEVICE FOR CALCULATION AND READING NUMBERS | |
| SU1711147A1 (en) | Device for arithmetic decomposition of symmetric boolean functions |